确保内存是预期的背景下,一个复杂的设计,随着时间的推移,。
面对不断增加的复杂性的DDR内存模型和一组庞大的配置,它已成为一个令人生畏的经验验证工程师验证内存子系统。DDR5的帮助下,贵宾和其独特的功能,工程师可以最大化他们的调试功能,实现快速有效地验证的目标。介绍了西门子EDA DDR5和DDR5 DIMM, VIP (QVIP)组件及其独特的特性,帮助有效地验证DDR5内存子系统。
为什么验证DDR5内存子系统?
最新的技术和应用程序通常要求更多的速度和性能。进步的技术,如多核cpu和gpu,需要更快的数据处理成为系统性能的瓶颈。应用,如机器学习和数据中心依靠高性能和低延迟。这些应用程序需要一个能够提供高速内存,更好的性能,密度高、更低的延迟和数据的完整性。查看内存趋势:DDR4出来在2014年,开始在1600 MHz的速度,最终达到3200 MHz的高端。当时,这就够了。快进到2020年,随着处理最新的应用程序的需求增加,突然3200 MHz的记忆是不够的。人工智能和机器学习,数据集更大增长,记忆成为一个真正的瓶颈。为了解决这个问题,电平(联合电子设备工程委员会)发达DDR5标准。DDR5起价3200 MHz,上升到6400。 Architects project it may even go up to 8400 MHz as time goes on. DDR5 offers up to 4 times higher storage capacity in a single-die package when compared with DDR4. It offers On-die ECC, this is used in servers for data integrity checks.
预计DRAM内存保持平行为下一代的记忆。内存接口在产品生命周期中看到变化不断变化的协议规范等复杂特性。例如,5 g是迅速发展及其在各种令人兴奋的技术推动经济增长,从云计算到人工智能物联网。所有的数据访问和存储在某个地方。同时,比以往更快地访问数据,意味着更快的记忆像DDR5从来没有更重要。DDR5提高渠道效率、密度和带宽,但更快的信号速度和更高的数据率意味着复杂的设计,推动边界的信号完整性的挑战。这也需要更高的性能和更低的电压测量验证、合规和调试。DDR内存验证涉及到测试在产品生命周期中复杂的特性,确保稳定运行。
高复杂性和验证的必要性
高级和复杂的功能,需要细致的验证。记忆有一个巨大的配置允许他们运行在不同密度的数据速率。此外,这些可以结合一组庞大的特性,比如self-refresh,自动刷新,循环冗余校验(CRC), post-package修复,最大的节电模式(MPSM),培训在不同设置的延迟和速度。这些变量的排列和组合可以生长指数在不同的内存厂商作为每一个内存供应商提供零件编号的100年代。你可以想象,它可以很容易地成为一个令人生畏的经验验证工程师验证内存子系统。DDR5 dimm增添了更多的挑战。例如,为了达到更高的功率效率,减少电压1.2 v至1.1 v为DIMM供应商带来额外的复杂性在噪声免疫力。更高的速度提高数据完整性问题需要精确的训练结果。这将创建需要仔细验证,实际场景的建模和可视化的场景进入线水平切换会消耗很多时间。
通过功能覆盖率测量验证进展是同样重要的设计特性的验证。同时,性能分析是极其重要的记忆。这些添加一些额外的周期的验证流程。
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