在矽通过必须在3 d建模ICs完全理解他们对全球设计和信号质量的影响通过这个复杂的包结构。
由安Steffora Mutschler
与2 d ICs的概念是,寄生线相对独立运行的非常先进的设计除了在数百兆赫。在大多数情况下,包装设计师和IC设计师住在他们自己的独立的世界。随着芯片通过硅通过叠加使用(tsv),这些世界一起推力。
当我们开始堆叠芯片从线到线相互作用在不同的芯片,和电线的TSV相比是巨大的工程团队曾经见到过的。TSV重要的电阻和电容的影响,但它也有感应效果,之前没有与高频率以外的一个问题。在3 d ic导线相互作用和大vias-and一切特征。
正确设计设备,包和董事会,tsv必须建模设计完全理解它们对全球的影响。
“tsv建模是重要的观察信号质量现在通过这个非常复杂的包结构,”解释说约翰公园,方法论架构师对集成电路包装和寻路技术,系统设计部门的导师图形”,真正的复杂性,我们讨论的是一个跨域设计工具。我们讨论的是芯片级的家伙,包访问的家伙和董事会层面的人都试图找出这片外互连网络需要路由。所有这些人都有自己的特征工具或EM建模工具或寄生提取工具。”
安东尼奥Ciccomancini Scogna、市场开发经理(全球EDA)在美国CST,解释说,一般的想法解决问题相关的3 d ICs和tsv /硅插入器是使用3 d电磁(EM)模拟电和热捕捉这种结构的物理行为。“电气建模这些插入器不是微不足道的尤其是对硅基板由于其损耗和半导体性质的行为以及多尺度维度参与进来。”
这是因为TSV维度的顺序是几个微米,氧化硅的厚度周围是一个分数,0.2微米或更少。大带宽的操作导致意想不到的行为中涉及的材料3 d ICs。
热效果也起到了非常重要的作用在决定IR和高频率响应的插入器下降,这影响是加剧了3 d集成由于较大的电流密度,需要支持。结果在系统的不同部分热点。此外,由于电流焦耳加热互联会导致增加红外下降,他说。
今天的EM工具也并不适合TSV时,因为小尺寸,高纵横比和复杂物理现象涉及TSV使电磁仿真的挑战。“一些复杂的物理建模包括损耗TSV周围地区和皮肤模式慢波模式过渡,以及电和热性能,“Ciccomancini Scogna说。他补充说,3 d模拟是必需的,因为3 d ICs的性质,插入器和系统集成。电气输出(电流分布和功率流)可以用于研究和解决热的问题。
春秋国旅和节奏(合作伙伴),导师,Ansys和其他工具在这个领域,解决的部分或所有方面电力、热力和multi-physics分析。
也为此,导师图形一直致力于建模的tsv项目与意法半导体,测试版预计在第三季度。
“当你真正开始叠加逻辑逻辑或使用插入器,我们假设TSV单一lv,但这不再是真实的。现在变成了一个装置,基于它的环境有不同的反应。上下文,我们想知道它如何影响电气性能,”Michael Buehler-Garcia说,高级营销主任口径在导师图形设计解决方案。
热系数不匹配
从tsv制造设备的一面,塞希Ramaswami,硅系统集团的董事总经理战略应用材料,解释说,该公司在2009年与Synopsys对此进行联合研究,随后在2010年发表了一篇论文在他们的发现。“本质上我们看到的是什么,因为你有铜材料和硅以外,你有一种天然的热膨胀系数(CTE)不匹配。铜膨胀比硅,是不可以改变的。鉴于此,如何最大限度减少设备上的失配参数化?”
“基于我们从建模工作,”他继续说道,“我们做了一些开发工作在填充过程本身,它涉及到化学镀和电镀过程。所以尽管系数之间存在不匹配的扩张,从设备的角度来看,它仍然有作用。我们也看着压力水平。腐蚀孔后,您必须放在一个金属氧化物班轮然后放在一个障碍,然后之前电镀种子层。我们看各种方法存放种子层,这样你认为压力尽可能保持中立。当然事情往往不中立但你试着减轻的影响通过使用化学和过程。”
为此,应用目前合格的金属的过程。
TSV的另一个问题在生产过程本身就是TSV孔的大小。“洞越大,影响越大的晶体管接近它。当我说,有一件事叫遮挡zone-how目前活跃的设备可以从TSV”Ramaswami指出。
为了缓解这个问题,他指出研究Imec组织tsv所做的最好方法,压力可以通过组织tsv抵消了三角形,方形或菱形配置。
正在tsv规模较小的减轻一些遮挡区域的问题。
在一天结束的时候,该行业仍非常TSV技术与新发展的研发阶段经常透露。是什么有趣的是使用tsv 3 d ICs在主流设计和制造流和挑战是如何解决的。
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