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快速、集中的早期电路验证可以让您更快地结束


各地的设计人员都知道,随着集成电路(ic)的复杂性不断增加,满足生产进度已经变得越来越困难。虽然丢失tapeout的原因有很多,但一个关键因素是运行签收布局验证周期所需的大量时间,这增加了整个签收过程的持续时间。这个时间表的大部分…»阅读更多

在早期设计电气规则检查中实现显著的生产力和周转时间改进


早期布局与原理图(LVS)和电路验证通常会返回大量的连接错误,这对于LVS和物理验证流来说都是一个关键的瓶颈,因为物理验证流需要正确的连接才能得到有效的结果。Calibre nmLVS Recon工具针对基本和相关的早期电路验证痛点,如电气规则检查(ERC)…»阅读更多

存储器芯片设计与验证的新展望


离散存储器芯片可以说是先进半导体设计面临的机遇和挑战的最明显的提醒。它们被大量生产,成为新技术节点和新制造工艺的关键驱动力。价格波动对电子行业的财务状况有重大影响,任何短缺都可能导致生产线关闭。»阅读更多

IC验证器可编程EERC混合模式检测技术


传统的视觉检查或手动检查电气规则合规性既耗时又容易出错。需要一种新的、全面的可靠性解决方案来缩短上市时间,提高可靠性,并确保更长时间的设备运行。本文是介绍IC验证器可编程扩展电气规则检查(EERC)白皮书的一个伙伴网表域che…»阅读更多

验证你的意图


设计规则检查(DRC)、布局与原理图(LVS)和电气规则检查(ERC)是目前在制造前检查设计及其结构的强制性物理验证技术。检查设计的电气特性是一回事。核实权力意图是另一回事。两者的重叠是一个有趣的概念。一个恰当的例子:检查…»阅读更多

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