标签:硬件描述语言(VHDL)

一种基于FPGA的随机Gumber发生器硬件实现
通过技术文件链接- 2022年9月13日-评论:0

约翰霍普金斯大学的一名研究人员发表了一篇名为“FPGA随机数生成器”的新研究论文。根据该论文的摘要:“这篇论文为创建基于verilog的硬件设计提供了一个概念证明，该硬件设计利用随机测量和置乱算法，在现场可编程门-arr上以单个时钟周期同步生成32位随机数据。»阅读更多

付出代价
通过布莱恩•贝利- 2021年5月27日-意见

古老的智慧说，你应该小心你的要求，因为你可能会得到它。在我在EDA的职业生涯中，这种情况确实发生过很多次，我相信今天仍然如此。有时结果不是我们想要的，或者代价比预期的要高。例如，考虑VHDL，该语言旨在纠正Verilog的问题。其中一个问题是…»阅读更多

语义的麻烦
通过布莱恩•贝利- 2020年1月30日-意见:2

语义很重要。它们告诉我们某事的含义。没有语义，你只有一堆乱七八糟的语法。语义定义得越好，错误解释的可能性就越小，因为可以更严格地分析它们。英语语言的语义没有很好的定义，这就是为什么不可能编写一个每个人都同意的规范…»阅读更多

降低设计成本
通过布莱恩•贝利- 2018年9月13日-评论

虽然EDA行业倾向于关注尖端设计，其中设计成本只占产品总成本的一小部分，但电子行业有一个非常长的尾巴。沿着尾部走得越远，设计成本占总成本的比例就越高。这些设计中的许多传统上都是使用标准部件构建的，例如微控制器，但作为额外的…»阅读更多

敏捷的标准
通过布莱恩•贝利- 2018年8月8日-评论:0

《半导体工程》采访了Accellera董事长、高通高级工程总监卢岱，讨论了标准开发的变化。以下是那次谈话的节选。SE: Accellera在上半年的表现非常出色。戴:是的，今年才过了一半，但我们推出了便携式刺激标准(PSS)，即SystemC CCI……»阅读更多

轻松分区
通过亨利•陈- 2017年12月21日-评论:0

现代ASIC和SoC设计的复杂性已经增加，因此现在需要多个最大容量的fpga来实现整个设计功能的原型。随着设计尺寸的增加，需要越来越多的fpga。fpga的容量和引脚限制为如何将ASIC/SoC设计映射到fpga带来了限制。Aldec的HES-DVM原型模式账户…»阅读更多

液态IP能带来更好的芯片吗?
通过布莱恩•贝利- 2017年12月13日-评论:0

[getentity id="22499" e_name="NXP"] Semiconductor电子设计自动化技术总监Mark Johnstone坐下来讨论了将IP作为抽象块而不是RTL实现可能带来的好处;[getperson id="11489" p_name="Drew Wingard"]， CTO at [getentity id="22605" e_name="超音速"];布莱恩·鲍耶，……»阅读更多

改善硬件描述语言(VHDL)
通过吉姆•刘易斯- 2017年7月27日-意见:0

在过去的几年里，我有幸担任IEEE 1076 VHDL工作组的主席。在3月份，我们将VHDL LRM的修订版交给了技术编辑，以最终确定用于投票的文档。由于我们正在等待标准过程的完成，我想我将分享我最喜欢的新添加。让我从一个执行摘要开始:VHDL-2017加上开源VHDL…»阅读更多

时钟的问题
通过布莱恩•贝利- 2017年4月13日-评论

同步数字设计范式使我们能够设计出控制良好的电路，但这只有在时钟本身控制良好的情况下才能实现。虽然过度设计技术确保了早期ASIC开发的情况，但今天的设计负担不起这样的奢侈品。当我们追求更低的功率和更高的工作频率时，时钟已经成为一个关键的设计…»阅读更多

什么是便携式刺激?
通过布莱恩•贝利- 2017年3月23日-评论:0

当[getentity id="22028" e_name="Accellera"]第一次成立[getentity id="22863" comment="便携式刺激工作组"]并给它起这个名字时，我高度关注。虽然这个名字符合大多数人的想法[getkc id="10" kc_name="verification"]，但它并没有反映正在开发的标准的真实性质，这让我感到沮丧。简而言之，它不是…»阅读更多

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