挖掘原因不明的设计故障或性能下降的原因。
Anand喇曼和Magdy Abadir
你过硅演示意想不到的行为?你有没有发现解释的设计故障或性能下降?很多问题可能是罪魁祸首——从过载信号网,嘈杂的电网,或增加温度,但经常被忽视的一个问题是电磁(EM)相声。
电磁(EM)相声是不必要的干扰(侵略者)影响另一个从一个或多个信号信号(受害者)通过能源通过电(电容)和/或磁耦合(归纳)。传统上,相声在SoC设计被认为主要是电容耦合驱动,侵略者和受害者出现在附近,专注于不必要的信号之间的耦合线通过寄生电容。
当前设计趋势等特征尺寸减少,10 ghz +时钟/ 10 gbps +数据线速度,降低噪声容限由低功耗技术和高速模拟和射频模块进行更紧密的整合与数字逻辑意味着你再也不能忽视相声通过磁耦合。然而,考虑到电磁串扰对设计的影响分析和批准并不简单。
几个原因使电磁串扰分析具有挑战性。不整齐,EM相声诱导问题自己包成一个签名失败。通常表现为退化在一些关键性能指标,设计不同的设计。一个典型的“指示器”用于确定问题超出电容耦合RC是否提取硅验证演示了意想不到的行为。这使得识别EM相声相关问题的挑战。和传统的数字设计流不设置查找和分析这些令人费解的行为。
电磁串扰影响延迟以不可预知的方式。影响时间为特定关键路径取决于道路的几何形状,它的环境,切换路径活动的性质和它的邻居。常用的时序分析工具和方法占电容耦合从附近的网但不能占磁耦合。与电容耦合与距离,迅速降低磁耦合可以通过大而复杂的循环路径发生,使它很难识别潜在贡献侵略者的信号。
EM相声也可以产生负面影响抖动。通常看到明显高于预期时钟抖动硅相比,预测的价值RC-extraction签字。通常,额外的抖动是不曾预料到的磁耦合的结果从一些组合的侵略者,没有考虑。
电容耦合和电磁串扰可以扭曲的关键信号设计和创建各种各样的系统级的问题。收发机系统的比特误码率可以显著退化导致迫使系统工作速度较低。比预算高噪声模拟/射频子系统可以创建由于其他高速电磁耦合模拟/射频信号,数字信号,或两者的结合,从而导致次优的性能。
从未知模拟/射频电磁耦合和/或数字信号可以导致“逻辑错误”——一个令人费解的逻辑错误造成的严重的数字信号。它也会导致意想不到的状态改变状态机由于状态机的电磁感应电压控制。一个极端的例子是一个完整的芯片重置由于大功率射频屏蔽电磁耦合。这些类型的错误是很难检测和调试,特别是电磁耦合是间歇性的和基于活动的。
很难识别、隔离和减轻电感耦合,因为它可以通过相对较大的发生不明显外循环形成的结构的直接邻居一个受害者的信号。复制意想不到的行为,一个惊人复杂的物理结构的范围需要创建一个完整的电磁模型处理的信号网的兴趣。所有设计元素有助于相声包括权力/地面网,大部分硅衬底,包层,债券/撞垫,密封戒指,金属填充以及电容脱钩。这些结构复杂的物理布局需要适当的网状提取阻力,电容,电感,耦合电容、互感。
他们今天在SoC设计相声是一个真正的问题。工作区如添加过多的设计余量了缓冲高速线,在屏蔽敏感线路和添加大量的空白或使用软件禁用特定模式的功能或有效地减少吞吐量导致次优的性能,错过了市场目标,增加了成本和风险。
设计团队需要调整自己的心态和方法开始考虑电磁串扰问题尽早并且经常在设计周期。他们需要投入时间和精力在识别侵略者/受害者组合,为潜在的失效模式,建立测试提取EM精确模型对这些组合,并运行测试来识别和消除问题。没有物理验证签字应考虑完整,直到关键侵略者/并行组合建模和签订的受害者。和EDA供应商将需要大幅增加新兴市场工具的能力和创建智能工具,允许用户缩小潜在侵略者/受害者组合的可能性在他们的设计。
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