垂直?

晶体管扩展的主题一直在传统上覆盖半导体西方本身。然而,今年的活动还将探索比例在3 d,以及使用包装来实现类似的目标。随着传统晶体管扩展,演讲者将解决设计和计量考虑扩展包,和地址通知密度扩展的经济决策策略在一个半导体西2017 TechXPOT会话主题(“密度扩展经济学”周四,7月13日2:00pm-4:00pm)。

得到一个预览的话题引起了兴趣和关注的行业,半采访的一些确认扬声器(从应用材料,Imec、英特尔、鲁道夫技术,和Synopsys对此)会话。(点击在这里扬声器的完整列表和完整的议程会议。)

包装作为下一代设备性能的驱动程序
在鲁道夫Gurvinder辛格、主管、产品管理、技术,告诉半扩展包将推动新一代设备的性能。“更高密度互连和扩展的前端设备制造业是推动包装技术的设计和过程控制需求超出了当前的标准实现,”辛格说。”维度的重新分配层(RDL),在矽通过(tsv)和其他组件已达到所需的尺寸在亚微米灵敏度可靠的缺陷检测。”

辛格表示,该行业已经推动RDL线/空间5µm和他预计许多客户进一步压低这2µm线/空间到今年年底。“传统的技术检验和计量工作在传统包装世界遇到限制要求需要新方法新解决方案或转移一些前端解决方案先进包装领域符合成本效益的方式。”

更多的已知的好死(KGDs)中使用更高级的包装方法,辛格解释说,新的过程控制步骤添加了更严格的公差来处理增加的产量损失的经济影响的担忧。他引用的切口控制检查后看到(见图1)。

图1:切口计量:测量。来源:鲁道夫技术

“客户要求一个闭环系统,记录的条件帽子在发现过程中,相关检查(如死凿和开裂)和计量(例如,切口利润率和抵消),”辛格说。“能够使用数据来预测系统问题和停止系统,以防止任何进一步的产量损失是我们的客户正在的地方。”

公司奉行一个策略,为每个系统集成流程提供解决方案,包括检验、计量、光刻和软件。“数据是理解的关键因素的影响,这些解决方案的集成制造和包装,”辛格说。“扇出panel-level包装(FOPLP)是一个很好的例子,你看到这些不同的系统和解决方案集成。”辛格FOPLP需要重点检查和计量的步骤包括:

1)截口控制

2)移测量(即死去。,纠正死位置系统和喂养期待光刻系统)

3)覆盖和临界尺寸测量

4)聚酰亚胺/光致抗蚀剂或金属残留检测

5)RDL缺陷检测(打开/短/尼克)

6)RDL计量(宽度、高度),凹凸高度和共面。

辛格解释说,获得了处理这些交叉学科要求能够跟踪好死于不同晶片技术节点重组面板和最后的包装。“我们的顾客感兴趣的完整的供应链数据分析必不可少的智能制造。解决方案必须支持数据分区的死,包,晶片,和集中电力、计量和缺陷数据在一个单一的来源。”这就是“大数据”,生成不同的晶圆厂,线,和地理位置。“成功的解决方案将该数据转换为信息和信息的洞察力。”

展望未来5 nm,辛格发现在几个关键球员将推动传统的扩展,将会有一个转变的扩展包。“包扩展将帮助解决需要降低功率,降低延迟,并与高性能、低成本将难以实现通过CMOS缩放,”辛格说。“这个行业将从智能手机生态系统组件和技术来创建一个几乎无限的各种新一代设备。“他预计先进包装发挥关键作用利用齐次和非齐次集成。

扩大的概念上面所提到的,辛格引用的例子system-in-package (SiP)的解决方案,需要多个异构的“重构”死在晶片衬底或面板格式。”过程的挑战包括光刻、检验和计量主要归因于衬底的重建精度,”辛格告诉半。“死的转变可以诱导在位置和它可以进一步在成型过程的影响。”他解释说,检验和计量系统应该有能力来衡量、分析和报告正确的模具位置错误的拾起并定位系统。“此外,系统应该能够计算和喂养提出了修正光刻系统。这使得光刻过程达到最好的过程窗口给定的死提高总收率放置错误。”

设计师避免不必要的风险
随着考虑技术上的挑战从7 5 nm,贾米尔河,研究员Synopsys对此,告诉半的主导因素在决定是否采用一个新节点仍或多或少相同的:权力、性能、面积、准备、成本和收益。“设计师们看到今天的新节点优势无法实现与现有节点/设计,“观察川。“否则,设计师将一个不必要的风险。”他解释说,从EDA的角度来看,关键层的部署EUV将主要的差异化特征。“EUV部署减少了面具的数量和提高(即设计窗口。更严格的公差),这是一件大事,这也会导致较小的区域,通过减少misalignment-driven可变性更好的收益。“虽然他允许,性能永远是重要的,它不再是主要驱动因素决定采用这些节点。

同样,对于经济驱动程序,使该行业的运动7和5 nm,川解释说,从EDA /设计的角度来看,性能规范,虽然重要,但不会突出的决定性因素。“其他设计考虑源于新材料的使用(如钴、钨)及其对可靠性的影响,特别是电迁移,是重要的,”川说。”同样,使用新工艺技术的影响和EUV总体设计参数的变化是很重要的。”

鉴于行业一直追求扩展方法,如3 d包装和垂直架构之前更多的异国情调的策略,川告诉半路径或路径被业内归结于经济、实用性和功耗。“高级节点是昂贵的,大多数应用程序不要求高级节点,“川说。“对于大多数功能,技术目的,适应功能,性能,可靠性和可用性。”

他引用了FLASH技术在45和65 nm为例。他继续注意,3 d集成已经成熟明显在过去8年。“因此,3 d,或更准确地说,2 d / 2.5 d集成各种插入器(被动与有机硅与)是路要走,它使异构集成利用最好的世界。”他还认为,2.5 d集成可以有一个额外的优势实现低功率和启用HBM记忆的集成解决方案。

相对于EDA挑战面前,担心Steegen,半导体技术和系统的执行副总裁,在Imec,是能够做的地方,继续跟踪扩展途径有效地考虑到困难。“需要一个有效的,真正的“3 d”EDA设计流程需要支持未来的电子系统的设计者从传统2 d-soc均匀技术设计流程的一个有效方法3 d-soc异构设计流程,“Steegen解释道。

展望未来,Steegen强调,3 d集成技术涵盖了范围广泛的技术,允许集成设备范围广泛的互连密度。“从数百微米音高在包级别,到几百纳米在设备层面,3 d集成与电子系统集成流多级互连的层次结构,“Steegen说。“这不会发生在一个连续的方式(从粗-细晶缩放),但是,而并发的方式发生,各级互连结构的3 d集成技术出现。”

她强调了例子包括package-on-package栈用于移动处理器;硅插入器的FPGA和gpu;die-to-die栈DRAM, wafer-bonded图像传感器和3 d设备级的堆栈,如用于最新的3 d-nand技术。“这些3 d技术的引入取决于需求更高的互连带宽和系统级的出现时,方法是经济可行的。这种进化发生的同时,设备规模和设备性能改善。”她进一步指出,新技术的发展对高性能、低功耗、小说的记忆,等,增加了高密度三维集成技术需要构建异构”3 d systems-on-chip。”

权衡finFETs以外的扩展
高级主管Mike Chudzik技术项目,晶体管和互连集团在应用材料,告诉半,而经济学是一个重要因素驾驶比例,主司机准备过程和性能得到这些变化。”例如,之外的其他垂直架构finFET承诺改善设备密度,但仍在研发、“Chudzik说。“单片3 d设备在同一个类别——他们有巨大的潜力,但上层的性能影响较低的热预算要求制作,所以需要进一步的产业发展。”

Chudzik看到7 nm节点作为一个自信16/14nm规模与积极的扩展。“除钴的引入在接触填补级别,我不指望主要材料或建筑词形变化7 nm节点,“Chudzik告诉半。”和5海里形成可能有材料锗硅或架构改变hGAA作为一个例子,但它还为时过早,电话。”

上浆的作用模式技术在芯片制造商的决策,Chudzik解释说,在经济上,每一个铸造/ OEM都有独特的成本结构,所以经济司机将会不同。“一些铸造厂可以选择等待EUV之前沿着采用7海里,而领先的铸造厂不会等待,会采用模式的解决方案,如SAQP 32-34nm, 35-40nm鳍和M1球,分别。”

他设想手机制造商将扮演的角色把铸造厂每年硅刷新日期,这将因此驱动新节点。“这些新节点可能包括任意数量的小型或大型变化为了提供某种权力,性能、面积和成本优势的节点。“从7 5 nm, Chudzik建议sub-40nm需要SAQP或EUV的音高。”这两个意味着更多的成本,然而它们在不同层次上的准备。也许SAQP是开幕式采取行动7海里,与EUV后续削减/通过,然后由5纳米水平。”

摩尔定律没有死
高级研究员马克·波尔科技和制造业集团董事、流程架构和集成,在英特尔,正如人们所预料的,是热情的延续摩尔定律。“如果你省掉有时误导节点名和使用定量晶体管密度指标,您将看到我们继续提供改善晶体管密度的速度~ 2 x每2年,”波尔告诉半(图2)。据估计,“英特尔10纳米技术提供了接近两倍的晶体管密度别人称10海里。”

图2。超比例在英特尔的14日和10 nm提供低成本/晶体管(CPT)。来源:英特尔

虽然承认,半导体行业早已离开任何类型的可预测的路线图,波尔观察到每个新一代与困难斗争密度/成本/性能/力量权衡。“在未来,我们将看到更多的异构集成技术的例子,不同的工艺技术结合在一些集成方法满足有时不同需求的计算/通信/记忆回路,”波尔说。

关于技术方面的考虑,将推动经济决策继续扩展,波尔指出,大多数新模式选项(例如,double-patterning、quad-patterning EUV)和添加过程成本和复杂性。“这些新模式技术需要明智地使用,他们提供最密度为增加的成本,改善“波尔说。“布局设计规则也需要平衡提供最好的密度和容易设计,因为设计的成本也在上升。”

听到这些以及更多的人半导体西2017,参加TechXPOT会话”的经济密度定标”周四,7月13日,2:00pm-4:00pm。点击在这里扬声器的完整列表和完整的会议议程。

半导体西2017注册,点击在这里。