使用一个优化的正式程序来消除由低功耗优化的问题。
每个人都被这些天。电力设备使用的越少,越长我们的电池将持续,我们可以同时使用多个应用程序,数据中心所需的空调容量越少,等。Clock-gating是在ASIC设计中广泛使用的技术来节省电力。然而,时钟控制可以显著影响原文的结构和行为的元素设计,冒着错误,会导致部分芯片“黑暗”或者需要变通方案,具有讽刺意味的是需要更多的能源消耗。简而言之,关键验证问题就变成了,“做了功能改变当我们把clock-gating逻辑?
尽管逻辑综合工具承诺保证低功耗启用网表逻辑相当于RTL源代码,不稳定因素的组合,高密度脂蛋白和权力意图文件语义程序中可能会导致意想不到的错误,以及出现的问题,当手动改变是由网表。因此,有必要产生RTL金色的参考模型。对网表的任何更改将功率控制电路相比,该模型可以确保他们不改变设计的预期行为。简而言之,连续的等价检查是必需的。
虽然一些基于仿真的反复观察是一个有价值的功能验证回归套件的一部分,即使是最复杂的基于仿真的等效性检查方法不能达到所有可能遇到的情况。因此,一个正式的连续的等价性检验方法成为必要详尽确保RTL设计规范和低power-optimized RTL设计实现clock-gating电路表现出不同的行为。
正式的流程验证这些clock-gating问题非常简单当使用贾斯帕的连续的等价性检查(SEC)应用。首先,你提供了应用程序与最初的设计规范和低功率增强实现。你考勤信息,还包括设置等信息,如果需要映射文件来反映俗名输入/输出的变化信息。美国证券交易委员会(SEC)应用程序把这个数据和详尽的决定你是否拥有完美的等效性。如果你有,那么你就完成了!如果不是,那么您可以使用美国证交会应用调试失配情况的直观的调试能力。GUI不仅显示波形的数据规范和实现并排,还有源代码级调试代码快速比较发现差异。因此,你可以关注感兴趣的特定区域,而不必通过整个锥的逻辑。
注意,美国证券交易委员会(SEC)应用程序包括一个特别正式的引擎优化的连续的等价性检查。它运行2至10倍的速度比传统的正式产权引擎应用到连续的等价性检查。
总之,实现低功耗优化设计中可能导致错误发生创造了不受欢迎的行为。确保指定的行为并没有改变在功率优化,正式的连续的等价性检查是必需的,和贾斯帕的交会应用是这一挑战的交钥匙解决方案。
更深入的看碧玉的交会应用程序是如何工作的,你可以查看视频”高性能的RTL与RTL连续的等价性检查。”
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