有一个历史的技术运行靠墙站电源。还有如何让周围的历史。
由巴里Pangrle
半导体西上周在旧金山举行,我有机会参加新兴架构会话。副总裁谢尔盖Biesemans工艺在Imec,给了一个很好的概述演讲FinFETs。从权力和性能的角度来看,我们已经看到了一些早期的前期制作从英特尔发布的信息,我简要地讨论了在这里。哔叽的演讲还包含一些以前从英特尔发布信息以及一些有趣的材料FinFETs的其他方面。
的一个点在哔叽的演讲是有一系列新设备架构旨在完全耗尽渠道更好的短沟道控制(FinFETs只是其中之一)。阿里•Khakifirooz ETSOI领导IBM的设备工程师,描述了一些平面的设备也完全枯竭的渠道。(顺便说一句,ETSOI代表极薄的绝缘体上硅)。随着晶体管越来越小,通道之间形成源极和漏极会变短。和部分原因是影响称为排水引起屏障降低(简称DIBL),亚阈值漏恶化。通常情况下,栅漏也恶化绝缘子和门之间的通道会变薄。High-K金属门(HKMG)过程中,首次引入到大规模生产英特尔45纳米节点,已经证明优于老多晶硅锡安流程和现在被广泛采用的其他铸造厂28 nm节点。
有技术的历史遭遇“墙”,因为他们成熟。从斯坦福EE319图表演讲Raj适意的所使用的材料和新兴技术的副总裁SEMATECH,他表示说明双相情感逻辑了CMOS互补金属氧化物半导体的权力问题,与英特尔奔腾IV普雷斯科特,最终迫使设备工程师创新保持CMOS向前发展的新途径。对于那些在广泛采用CMOS之前,您可能还记得短暂时间nMOS曾占主导地位,但相对快速CMOS基于节能。
哔叽还在演讲中指出,随着鳍更薄、更少的控制阈值电压(Vt)的设备。另一种方法来控制阈值电压是通过金属门的功函数优化的过程。这似乎意味着需要多个门功函数类型的可用性是为了提供一个multi-Vt的解决方案。
SOI人群相当迅速指出,如果使用薄绝缘氧化层,阈值电压可以控制通过使用第四终端上的衬底偏压绝缘子的“背后”。教授Andrzej Strojwas从卡耐基-梅隆问及可能造成的影响只有一个可用Vt FinFET的过程,如果这样一个过程可能会更适合高性能处理器但也许少所以SoC的其他应用程序。
在这一切之上,一个相对较小的公司总部位于洛斯盖多斯,最近加州宣布它已经开发出一种平面CMOS工艺,使用深耗尽通道(DDC)。SuVolta宣称其过程非常相似的标准大部分平面CMOS工艺实现复杂性,然而产量结果与完全竞争枯竭的架构。如果SuVolta的说法持续通过实际生产硅,仍可能有更多的生活离开散装平面CMOS。这将是令人兴奋的观察这些不同的设备架构在市场。
巴里Pangrle是低功耗设计和验证的解决方案架构师的导师图形。
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