随着SoC的复杂性增加,所以的任务是验证芯片实现了什么是设计师的目的。
今天的系统芯片(SoC)以新的方式非常复杂。十几年前,一个最先进的处理器等4200万个晶体管使用的英特尔奔腾4,建在一个180纳米的过程,依靠独立芯片处理系统接口。向前跳,φ英特尔至强处理器,英特尔在2012年推出使用50亿个晶体管,是建立在一个22纳米的过程。芯片包括60 64位x86核心,L2缓存,DDR5 8 gb的内存,等等。大规模集成这一趋势更为强大的移动空间,在soc汇集多核计算、通信和娱乐功能在一个死。
Intel Xeonφ:60 CPU芯片。
不再有可能从头开始设计的所有子系统SoC和期望得到芯片在一个合理的时间表,所以今天的SoC是复杂的集成的新逻辑,提出了IP块从以前的设计,和功能和接口IP从第三方的许可。一些公司甚至使用第三方知识产权建立他们的系统互连,在此基础上,其通信管理支持和其他接口IP块将有助于更快地得到一个设计。实际上,一个SoC的接口。
使用IP允许Galaxy平板电脑等功能丰富的产品,对消费者有利,但带来了SoC集成挑战设计者和验证团队,确保他们的设计将按计划运行。单独的IP块可能复杂整个SoC的五年前,和可能的内部时钟和电源管理策略,SoC设计师需要注意的。这些模块的集成意味着时钟信号可能协商100十字块接口异步时钟域。同样,系统电源管理策略可能涉及协调在一块电源管理和许多块。
管理这种复杂系统的验证是具有挑战性的。设计是大,所以设计师需要一流的工具非常高的能力。他们需要能够控制不确定性引起的浪潮的时钟信号,交叉领域,和电源管理策略创建未知(X)逻辑块开启和关闭时。最重要的是,设计师需要这些工具来解决这些问题在最高层次的抽象,加快验证过程和停止相乘的问题,变得越来越模糊,盖茨的RTL设计分解。时钟域交叉(CDC)工具,设计识别和分析交叉问题,帮助控制至关重要参与解决一个完整的SoC验证的复杂性。
使用正确的工具,克服这些问题可以不仅仅意味着一个问题解决了。运用正确的分析,设计实际上可以功能改善。例如,产品毛羽工具,给潜在的针对问题的早期迹象帮助避免合成不可测试逻辑。创建工具,了解X国家在复杂的设计域边界,以及他们如何传播,可以帮助避免太多的乐观情绪在RTL级的影响(X州可以隐藏真正的问题),在门口和太多的悲观情绪的影响水平。结果:更好的分析导致更好的设计。
也是如此的resetability分析,认为是否有必要采取一个复位信号,每个节点的设计需要一个说,或是否有可能限制复位信号的分布关键节点的一个子集。如果早期的分析表明,某些节点可以没有一个复位信号,而不影响逻辑函数,这意味着更少的路由和更低的能耗在最后的筹码。再次,更好的分析导致一个更好的设计。
随着soc已经变得更加复杂,所以,你的任务是验证是芯片上实现设计师的目的。没有一个验证方法或分析可以提供设计团队需要带出的确定性,但一套最佳工具,每解决一个特定问题可以建立信心。应用的工具也可以做更多的比避免错误。一流的分析在设计过程的早期传播,可以避免问题,通过突出问题,给设计师的自由创造一流的设计。
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