使用SoC方法为RISC-V处理器DV。
在我们庆祝50多年的微处理器,该行业已经接受了每一代硅工艺与建筑创新+新设计方法,支持创新几乎在每一个细分市场。周围的兴趣RISC-V开放增加活动的新方法来优化设计下一代的设备在多个细分市场。没有统一的传统嵌入式处理器IP约束,系统设计者再次看着权衡和灵活性寻找新的优化的解决方案。
一次,几乎每一个主要的半导体供应商专用微处理器架构。然而,随着时间的推移,顾客的和/或最终用户对软件的投资推动整合在许多市场几个标准ISA。生态系统和软件重用成为任何路线图计划的关键需求。创新是集中在销售的外围设备和专用硬件功能的通用单片机或应用程序/市场专业设备(assp)。随着复杂性的增长扩大,设计验证(DV)的任务变得更加专业和先进的。该行业发展的现状,首先通过硅成功不再是例外,但是常规和期望与信心。
而最新的DV方法令人印象深刻的结果,另一个经常引用的参考是DV占50%到80%的新的SoC设计的成本。当前SoC验证计划的基本假定是,“好的”处理器IP核处理器由一个专家团队不需要进一步的验证,因此不包括在测试计划(或时间/成本估计上图)。作为几乎所有IP是单一来源,兼容性和遵从性是一个给定的。因此SoC验证工作是针对接口和其他块级测试接口处理器核心知识产权,并采用SystemVerilog测试和验证已成为事实上的工业标准基于UVM SoC验证。
开放标准指令集架构(ISA)的RISC-V实现一个新的水平的灵活性对于SoC开发人员,与轴的选择包括:1)采购选项(商业提供者、开源或自助建站),2)架构选项(可选配置指令扩展+自定义指令和寄存器)和3)microarchitectural实现(如管道,FPU,等等)。这允许系统开发人员所需的自由度调整处理器的确切要求。因此,所有RISC-V基于SoC发展将不得不解决一定程度的处理器验证。
在DVCon小组会议期间(2020年3月,圣何塞)处理器DV,这个评论EDA行业先锋吉姆·霍根的Vista,捕捉当前的意见RISC-V内核的可靠性状态:“我敢肯定你会使用正确RISC-V IP和期待第一个硅不先完成自己的尽职调查和进货检查DV。”
作为SoC团队正在解决的复杂性RISC-V DV他们有一种天然的起点和SystemVerilog UVM SoC验证方法的核心。一个SoC验证计划有4个组件:覆盖指标,测试运行,测试目标(DUT)和比较的参考模型。
的治之RISC-V参考模型已经被许多客户,采用IP供应商和行业团体和有独特的能力支持封装在一个UVM SystemVerilog环境。它已经被:
的治之SystemVerilog UVM step-and-compare分析提供了大量的优势处理器DV的任务,因为它允许处理器的并排验证RTL直接与参考模型。相比静态日志文件分析这允许交互式调试经验和也更有效避免不必要的模拟周期后发现一个问题。同时,利用SystemVerilog测试长椅等自动化方法许可技术持续集成和回归测试。
处理器验证的某些方面在理解一些最大的影响在一般方法RISC-V周围的创新发展是系统开发人员的协作,硬件和软件设计师,和DV工程师的影响在所有方面的设计是重要的考虑设计方案进行了综述。DV可能将会是最后一个任务之前成功tape-out但越来越DV计划和影响正在考虑从产品初始和整个开发团队跨职能。套用一位著名的美国广告商业——两个工程师审查RISC-V项目验证计划系统设计工程师要求时,怎么拼写“可靠性”和DV工程师回答“I-M-P-E-R-A-S”。
*”可靠性:测量的结果的程度,计算,或规范可以依靠是准确的。“信贷来源:牛津英语词典
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