高密度、垂直叠加可以开门tb的便宜,单片记忆。
由Pallab Chatterjee
统一半导体,它成立于2002年,一直在隐身模式下直到2009年5月,进步的发展是一个非常密集的和低功率固态非易失性内存技术。
与传统的半导体存储器,它使用一个活跃的设备和电子传递主存储器元件,半导体CMOx技术统一使用一个新的离子氧化元素存储节点。似乎使用类似的技术滞后波形性能随着最近发现惠普忆阻器,但它使用不同的能源配置文件编写和存储和一个1和0以及非线性电流-电压曲线。虽然波形自1950年代在半导体理论自1970年代,设备没有故意和电路实现,直到子- 180纳米处理的时代。
基于与克利斯朵夫舍瓦的讨论,统一设计工程的副总裁,在统一的解决方案是基于传统的CMOS逻辑过程来创建基本逻辑和处理/ ECC控制内存(目前在130海里到90海里生产),然后一个特殊记忆材料线(BEOL)过程的后端(目前在130 nm和移动到45 nm / 35 nm生产)。
基晶片正在与日本主要由台积电和ASIC的供应商。美国本地BEOL流。流程和设备特性是由统一。使用多个流程节点允许优化性能,成本和电力(操作和泄漏)设计同时最小化设施投资。
核心内存交叉点阵列架构和基于最优使用transistor-less垂直内存元素。这是如下图所示,细节的部分内存元素。这些记忆细胞,由于他们的编程方法和设备操作,不再局限于被平面定位设备。它们可以垂直堆叠。
这个时候统一描述的芯片(64 mb的设计)是使用单层细胞(见下面的设备截面,包括可见层分层内存元素),但该公司进行了其他测试设计显示技术可叠起堆放的BEOL处理8层内存元素。最初的产品将使用一个基础课堆栈。价值的核心单元数据和预期更大的生产模具是基于这个但是堆栈。
下面的照片显示了但是堆栈和配置的方法是针对团结的xTB-sized芯片。
自从BEOL处理不需要任何高温流动(超过400 c),本机逻辑设备操作不受影响,这使得优化设计的低泄漏和非常低的待机电流。当前的设计及其相关内部IP都使用标准节奏模拟和创建自定义设计工具和行业标准模拟器。
使用堆内存和垂直导电/编程非常小的数据存储元素的路径最小化RC互连和相关的寄生虫,因此司机需要的大小。内存元素有一个相当大的(与其他内存技术在同一大小形状因子)探测信号,使电路操作感较低的运行功率比其他同样大小的内核。
密度和功率的优化目标为SSD存储类CMOx内存产品。虽然它将与传统的NAND Flash应用程序兼容,其更高的密度和权力将产品直接到高容量应用程序。上网本/笔记本和企业级SSD设备成为了目标。
产品将使用传统的DDR内存接口。新技术,由于支持交叉点内存架构,允许不同的内存寻址选择和误差修正方法包括byte-wide和页面一次写功能,从单个细胞和校正水平被跳过下降整个飞机的记忆元素。
统一表示,其技术是受许多专利保护(超过50个,到目前为止,更多的过程),似乎与分裂制造工厂当前时间的方法。如果成功,随着惠普进入记忆电阻存储器市场(类似密度数字),terabyte-level单片存储器应该便宜,可用于所有需要它的人。
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