虽然在传统的半导体厂商继续整合,一波又一波的新企业家正大行其道。
未来的路上发生了一件有趣的事。未来学家被证明是错的。
他们说,多年来,电子工业是“巩固”,和他们勾勒出未来的愿景,更少的创新和开放,用更少的企业家的机会实现他们的梦想。
现实是不同的。是的,整合继续在传统半导体厂商寻求规模和能力服务尽可能多的应用程序市场成本效益。但电子创业而蓬勃发展。他15年前就预测的成功吗C.H.I.P.,覆盆子π,块,大悟,和无数的其他公司?
每个人都有蓬勃发展,因为他们可以访问半导体IP硬件、软件和生态系统的专业知识,推动了他们的想法从脑海中快速高效地进入市场。
半导体生态系统应对满足需求。首先是半导体IP,可以跨多个客户,杠杆释放这些客户专注于他们的特定的增值。接着子系统,互联、记忆、工具把所有在一起并验证它。
部门介绍了DesignStart程序十多年前提供Cortex-M0的物理IP和评估。它继续发展提供快速访问证明手臂IP。两年前,手臂宣布的可用性增强手臂DesignStart Cortex-M0系统,开启了一个有效的新浪潮,定制芯片系统(SoC)的发展。容易获得这种技术有助于使几百更多嵌入式设计者,初创企业,大学的研究人员和oem厂商加入并参与协作部门的生态系统。他们产生的自定义soc设计使嵌入式智能在各种不同的物联网和连接设备。
现在,我们进入另一个进化阶段变化的景观。
考虑到我们行业的创新成本不断下降。身世清晰在铸造过程中,旧的节点发现惊人的持久力多年来,从180 nm、90 nm和65 nm -一直到28 nm。过程和设计优化在这些老节点为规模较小的公司让他们咄咄逼人地负担得起的。这激起了更多的创新,因为不再需要大量设计扣动扳机。
Tirias研究最近发表的详细分析今天SoC设计的经济学。
“从来没有一个更好的时间来构建您自己的定制ASIC,“Tirias在其报告中写道。“尽管谈论摩尔定律放缓,新芯片的成本上升,有许多机会把你sensor-driver设计或multi-chip控制器小ASIC来降低成本和保护你的知识产权。”
Tirias指出,成本只有16000美元为原型,和成本严重依赖流程节点。掩模成本可以从一个过程生成下一个双,如40 nm 28 nm和28 nm 16 nm。
“但很多物联网设计非常适合老过程大于40 nm节点;事实上,混合信号设备,模拟组件通常由90或180海里,更好的服务”Tirias写道。
这种情况下创新创造机会几年前不存在的,但我们不能简单地停留在成功,特别是如果我们想要创造一个环境,将在未来几年交付一万亿台设备。
这就是为什么最近出现了拨号的手臂扩大DesignStart证明手臂Cortex-M3处理器添加到现有Cortex-M0和消除了前期许可费用两个处理器的程序。
“低成本为手臂Cortex-M0手臂许可并(皮层-]M3 IP应进一步降低设计和制造成本有效的酒吧asic”Tirias写道。“即使初创企业,引导小资本可以开发他们的设计用DesignStart小风险。”
你可以阅读Tirias报告在这里了解更多关于DesignStart在这里。不要错过这个有用的网络研讨会如何开始你的下一个富有成效的SoC设计项目。
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