选择和放置多个via类型的复杂需求对高级节点上的路由器LEF/tech文件构成了挑战，导致更多的DRC错误。
作者:Jean-Marie Brunet
在28纳米及以下，各种新的设计要求正迫使我们调整传统的数字化设计布局和验证过程。特别是过孔的使用受到了重大影响。新的过孔类型已经被引入，双模式、finfts和其他新的设计技术的添加不仅使过孔的使用有了相当大的增加，而且还导致了定义如何选择和放置过孔的设计规则的数量和复杂性的升级。先进节点设计的位置和路径(P&R)问题正变得越来越具有挑战性，我们目前的芯片布局和验证方法开始出现不足。
通过失败一直是一个显著的收益减损。在65 nm的布局过程中引入了过孔冗余(以双过孔的形式)，以帮助减少由制造变异性引起的过孔故障数量。在28纳米处，我们增加了一个矩形通孔(有时称为通孔条)。用矩形过孔代替双过孔，保留了对过孔失效的保护，同时减少了总过孔数。图1说明了三种via类型。
图1。通过连接的类型正在扩大。
减少通孔数量非常重要，因为28nm及以下工艺设计所需的传统通孔数量显著增加，这主要是由于两个新因素。第一，在28nm及以下有更多的金属层，需要更多的连接。二是在这些设计节点上出现了新的设计需求类型。例如，由于分解几何形状的必要性，双图案层可能会增加所需的通孔数量，而电迁移限制则推动了对电源和接地拓扑结构上更多不同类型通孔的需求。
随着过孔数量的增加，在P&R过程中确保过孔的正确放置和选择所需的规则的数量和复杂性也在增加。通过插入的复杂性上升得如此之快有四个主要原因:
但为什么这些都是问题呢?路由器没有路由规则告诉路由器如何以及在哪里放置布局的元素吗?
在数字世界中，详细的路由设计规则通常被简化的规则所近似，这些规则可以编码到库交换格式(LEF)规范或路由器技术文件(tech文件)中。通常，路由器使用这些简化的DRC和DFM规则在路由过程中提供运行时和准确性之间的最佳权衡。一旦实现完成，将使用验证质量的DRC/DFM模型和标准验证规则格式(SVRF)规则甲板验证GDSII布局。对于以前的节点，这工作得很好，因为在签收时发现的违规数量相对较低。
随着新的流程节点的成熟，代工的设计规则文件(由注销引擎使用的SVRF语言表示)会不断更新，以解决发现的制造问题。因此，这些铸造厂签字模型和甲板本质上是最准确和完整的实际制造需求的表示。P&R工具使用的规则，在LEF/tech文件中表示，更简单，并且经常与代工规则不同步。
此外，在28纳米及以下，有一些规则根本无法用更简单的LEF/tech文件语言表达。因此，路由器会报告一个布局是DRC/DFM干净的，但是注销分析发现了大量的违规。不仅在P&R之后调试和纠正这些错误耗时且耗费资源，而且为修复这些错误所做的更改可能导致新的制造违规，或对设计的性能目标产生负面影响。
在28纳米及以下，控制选择和放置的规则已经爆表(图2)。不仅有更多的规则，而且规则本身也更加复杂。如前所述，现在有多种类型的通孔可供选择，这取决于当地环境，每个铸造厂都有自己的首选排名，这决定了如何选择通孔类型。此外，通过放置可能受到其他设计因素的影响，如双重图案。
图2。路由器正受到规则及其复杂性增长的挑战。
这些与通径选择相关的新工艺要求不仅数量众多，而且实施起来也很复杂。如果你正在使用一个矩形通孔，你如何放置一组通孔?当考虑到双重模式需求时，如何通过附件准确地确定?LEF/技术文件不仅必须能够理解和解释这些条件，而且还必须能够理解和应用特定铸造厂对优先级、选择顺序、方向和外壳的要求。每次路由器放置一个via，它必须确定布局选项，然后通过该代工的优先级序列来确定正确的通过选择和放置。而且，正如前面所讨论的，这些优先级可能经常变化，需要不断更新路由器。
那么，设计师该怎么做呢?即使你尽你所能地使用P&R系统，使用LEF/tech文件完成大约80%的通过布局，你可以用你的路由器实现，你仍然会错过大约20%你需要做的优化通过选择和放置。当然，就像你在学校学到的那样，20%通常是通过优化最难和最具挑战性的，并且产生收益影响的可能性最大。虽然有经过认证的实用程序可以帮助您成功调试和纠正这些via问题，但使用这些更正准确地反注释设计布局文件(DEF)将花费多少时间和精力呢?
但还是有希望的。最近的技术进步使得使用这些经铸造认证的实用程序不仅可以自动修复这些复杂的通孔位置，使它们符合DRC/ dfm，而且还可以在原始P&R DEF中自动回注释这些更改。在不久的将来，设计师应该有可能确保设计中所需的100%的通孔优化可以在设计流程的P&R阶段高效、准确和快速地解决。
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