第一次看到:10纳米

随着半导体产业开始在解决大规模生产14/16nm过程节点,工作已经开始在10纳米。工具是合格、IP的特点是,第一个测试芯片正在生产。这对生产还为时过早,讲座或是三年也就有足够的信息被收集画至少一些印象多么艰难的下一个节点。

那么10 nm的大挑战是什么呢?有几个。单独构成挑战,一起,构成更大的。但与之前的节点,都要一起解决。

多模式
商业上可行的提议插入EUV光刻在7海里后,大大增加了焦虑水平在10 nm设计。已经有很多关于EUV发展的阵痛,最初预计将开始推出45 nm。这是一个大问题在制造业方面,当然,但这是一个大问题在设计方面,。这意味着多个光掩模需要而不是一个因为193 nm激光太宽,和设计师需要考虑这个。有些设备可能不会打印尽可能干净地期望,和更多的不规则形状这种可能性越高。

设计团队将有一个选择三重模式,自对准双模式(SADP)或litho-etch-litho-etch-litho-etch (LELELE)。虽然这些技术很好理解,每个人都可以导致大量的问题如果任何更改原来的布局。事实上,如果任何单一因素可以提高严重的问题归咎于摩尔定律的未来的生存能力,这是不确定的光刻技术的进展。

“大多数人已经放弃了EUV 10 nm,”乔Sawicki说Design-To-Silicon部门副总裁兼总经理导师图形。“奇怪的是,大多数人并没有真正注意到双模式在20海里。但三重模式是一个困难的问题解决,因为人们需要做一些在IP水平。SADP给你两种不同品质的金属。所以特点和电线将有一组的一半将会有另一个的一半。创建更复杂的路由”。

这也让时间更加困难,因为一个信号会通过一些电线更快、较低的功率比另一个。想象会发生什么,例如,当多个核心工作同时需要同步信号导线与不同速度。

并不是所有的层次需要多模式。这个大致遵循设计14/16nm(使用20纳米线流程的后端),双模式所需的一些金属层,而不是别人。但是那些还需要更多colors-one /面具layer-adding预计这将是一个陡峭的学习曲线。

“关键要记住的是,你需要非常小心的计划,因为有很多复杂性,”米奇·劳说,研究和开发的副总裁节奏。“这涉及到通过层与多模式的一部分。如果他们需要你放下权力结构与模式保持一致。一个时钟,包括路由和屏蔽。和细胞非常小,尤其是在较低的水平。所以你处理更详细的规则对象之间的频率相关,压敏电阻器。”

电迁移
电迁移生长在10纳米。他们是原子的位移结果通过导体的电流。直到20 nm芯片制造商依赖于覆盖一层氮化硅碳和铜合金控制EM-basically使用防止原子移动的障碍。新设计将需要新材料的覆盖层,最有可能钴化合物。虽然这些材料已看到一些牵引年长的过程,他们将需要10 nm进入大规模生产之前进行测试。

“电迁移是一个问题每次我们谈论苗条电线,”玛丽安说白色,产品营销主任星系设计平台Synopsys对此。“这是太早说这将如何影响10 nm设计。即使tapeouts发生,很大程度上现有的设计经历这个过程让我们处理的指示。硅仍不是很透彻了。”

10 nm过程和EDA工具正在开发和流动已经好几年了。通常,流程从0.1到0.5到1.0版本,当生产就绪。目前10 nm流程还没有升级到0.1版本。这使得很多问题没有回答。

节奏的劳说一些最大的未知数涉及钟表,尤其是在高频的设计。“所有这一切都需要计划”,他说。“有些事情不能解决迟到。所以如果你有新兴市场规则或信号电磁问题,过去你会改变设备或扩大。但是在一个多模式的层面上,会引起很大的涟漪。任何涉及信号处理路由需要包括在计划中。”

知识产权
规则是关键的。设计团队一直使用越来越多的限制性设计规则在过去的三个流程节点,和规则的数量只会增加。也很难发展商业IP,可以部分定制,不过,需要更长的时间来描述和资格是什么发展。

“16/14nm因为油漆还是湿的,”Mike Gianfagna说,负责营销的副总裁eSilicon。“我们还没有看到所有的问题。推出10 nm的工具,从半导体供应商的角度我们仍然需要了解产量,经过学习和提高的过程。我们也看到过程角落。”

老节点的典型解决方案是保护带一切,至少在最初,一起寻求解决问题的。在16/14nm变得更加困难,这额外的保证金开始影响能力和性能。10 nm,精密的设计将更加重要。

“至少现在我们已经聪明如何看问题,“Gianfagna说。“我们知道该注意什么。在过去我们有措手不及。”

事实上,一些学习的10 nm 16/14nm进程,这就是为什么一些大芯片制造商和设计公司正在开发芯片在该节点即使他们最终跳过流程节点。

”实现和制造业将成为更大的挑战,尽管16 nm制程中使用的原则是相同的在10纳米,”Radhakrishnan Pasirajan说,硅的工程副总裁Open-Silicon。“但彩色多模式技术最终将是有限的。英特尔和其他过程能力和自己的秘方来处理这个问题。我确信它被广泛用于我们的那天,生态系统将会准备好。但是需要去那些技术节点是不确定的。可能没有很多人,看到一个需要迁移。”

Pasirajan说的另一个选项是堆积死,使用10 nm引擎在一个瓷砖或死亡,连接到其他死老节点。虽然许多业内专家认为,这是不可避免的,他们惊讶了多长时间这种包装方法开始加大。

其他问题
在设计方面,在其他方面,情况变得更加复杂。问题开始被要求定期对软错误更密集的芯片使用更小的特性。内存制造商一直在处理这一段时间,但设计师没有逻辑。

“我们不知道如果这是一个问题,”库尔特·舒勒说,负责营销的副总裁Arteris。“但是我们问你是否需要保护交通ECC和奇偶校验位。你可能期望在汽车和工业,但不是在较低的节点。但与电线的形象改变你需要考虑他们在比宽高处理RC效果。”

这有助于解释为什么许多相互作用的设计和过程是高度结构化的。“我们关心连接计划,因为没有它你看到不断设计利润,”德鲁Wingard说,首席技术官超音速。“这有很大的影响对我们的客户和应用程序处理后端设计的复杂性和成本。我们不是在ASIC设计的崩溃的边缘,但是它越来越难。”