蚀刻工具变得更特定于应用程序的,每个新节点要求更高的选择性。
等离子体蚀刻也许是最重要过程在半导体制造,和可能是最复杂的工厂操作光刻旁边。将近一半的工厂步骤依赖于等离子体,一个充满活力的电离气体,做他们的工作。
尽管微型晶体管和记忆细胞,工程师继续提供可靠的腐蚀过程。
“可持续地创造芯片nanoscale-level精度和正确的成本结构,晶圆工厂设备制造商需要推动的边界等离子体物理、材料工程和数据科学提供所需的设备解决方案,”Thomas Bondur说公司蚀刻产品集团营销副总裁林的研究。其他地方都更为明显比等离子体蚀刻、工作与光刻创建严格的,可重复的特性在晶片。
这份报告检查关键蚀刻步骤3 d NAND, DRAM, nanosheet场效应晶体管,向前和互联,看看2 d设备和低成本的后端处理。这个行业也是追求更可持续的蚀刻减少相当于化学有限公司2排放的晶圆厂。
对于许多工具,流程建模发展在腐蚀过程中起着举足轻重的作用。我们的目标是缩短投放市场的时间,同时减少晶片和掩模成本。
“腐蚀过程优化的一些棘手的步骤可以需要一年以上才能完成,”巴雷特芬奇说,高级营销总监林研究。“我们最近完成了一些过程模拟工作三周,预计需要三个月使用典型的硅基测试和开发。”
这可达几十万,甚至几百万美元,而面具,晶片设备制造商的成本。
蚀刻基础知识
腐蚀过程与光刻技术工作。腐蚀通常是之前沉积的薄膜(通过外延、化学或物理气相沉积等)。通常,一个化学汽相淀积电影是涂有光致抗蚀剂然后通过图案的公开十字线(面具)使用光学光刻技术(248 nm和193 nm紫外线,13.5 nm EUV)。抵制开发然后显示模式。通常在一个晶片等离子体蚀刻室,化学物质的侵蚀和离子轰击,移除CVD薄膜光致抗蚀剂在哪里失踪(积极的基调抵抗)。腐蚀后,抵抗灰化,湿化学清洗和/或湿蚀刻去除残留。
等离子体蚀刻过程大致可以分组作为电介质,蚀刻硅或导线。电介质二氧化硅、氮化硅等是最好的蚀刻硅时使用氟化气体和金属层与氯化学反应最好。主要有三干蚀刻模式——反应离子刻蚀、等离子体蚀刻,溅射腐蚀(离子束)。蚀刻过程都是关于化学反应物之间的复杂的相互作用,等离子体和圆片材料。应用于活性气体射频偏压时,电子和带正电的离子轰击晶片物理删除(蚀刻)材料而暴露的化学物种和自由基反应材料形成挥发性副产物。腐蚀可以是各向同性(垂直和水平的反应同样),各向异性(垂直)或介于两者之间。
图1:从finFET过渡到棉酚驱动器关键各向同性选择性腐蚀要求。来源:林的研究
腐蚀工程师最关心的指标是腐蚀速率,配置文件控制、均匀性(在整个晶片),和腐蚀选择性,因为这些影响产量和生产力。腐蚀选择性的比例仅仅是删除你想腐蚀的材料相对于其下层——例如,SiO2在硅。在蚀刻,它也是有利的不去除光刻胶过多。但是当是这样,通常模式转移到硬掩模(二氧化硅、氮化硅、SiOC、锡)之前转移到底层的电影。
选择性规范不同2:1在1000:1(高选择性腐蚀)。随着每一个新的节点,这些规范得到加强。“high-NA EUV开始取代常规EUV在未来四年,重点是低得多,所以你可以不再公开厚的光刻胶,由厚30纳米,”菲利普Bezard说干蚀刻在imec研发工程师。“但是你仍然需要下面的模式相同的膜厚度。现在你要求更高的选择性,而不是2:1我们必须达到更像10:1,这是一个突然4 x 5 x选择性改善。”
从概念证明(POC)大批量生产(HVM)
Bezard描述腐蚀过程的三个阶段的发展:
通常情况下,熟练的腐蚀和集成工程师处理前两个阶段的发展。第三阶段将再次利用工程技术,但机器学习可以帮助。
“机器学习和数据分析一般仅仅是有用的在第三阶段,“Bezard说。“这是非常强大的,因为它可以访问大量的数据和可以理解一百万小,简单的事情都是相互作用的。对于人类大脑试图算出来是非常困难的,但它是更容易管理的计算机程序。但在这种情况下,你有一个新的应用程序,新材料被侵蚀或一个新的整合,不显示任何改善人类。”
毫升使用也属于生产成本,因为成千上万的晶片用于第三阶段——至少一个数量级大于用于阶段1和2。
巴雷特芬奇、高级腐蚀产品组主任林的研究,描述了新工艺寻路,概念从一个名义上的工艺流程和布局和发展中一个或多个设备晶片工作。然后该POC转移到产品开发团队在工厂扩大规模过程和提高产量。
”所需的工作量将名义收益率概念变成一个可行的产品常常被低估,这创造了一个巨大的差距盈利,”芬奇说。窗口”过程建模旨在消除这一差距通过引入工厂变化的早期阶段研发寻路。“他认为虚拟和基于蒙特卡罗技术分析在多个工艺参数测试POC通过模拟预期的变化。
“流程窗口建模可以回答这个问题,我有什么CD或水平的变化保持达到最低设备性能和产量?“我们已经完成了虚拟过程窗口与超过100万个虚拟晶圆测试几天,在现实生活中是不可能实现的,”他说。
多个参数影响腐蚀速率、概要和选择性。一个关键是温度。“热的影响效应在蚀刻处理被客户视为他们控制腐蚀率、选择性、和蚀刻配置文件。所有这些参数可以影响设备产量和工厂生产率,”本杰明·文森特说,半导体和集成过程工程高级经理林研究。他认为,模拟可能特别有用,当一个过程步骤有多个可能的配置(进程空间很大),或者下游步骤是高度不可预测的结果。
“腐蚀过程依赖于硅片的表面温度,这取决于几个热通量——包括热传导、离子能量影响,表面反应,和等离子体辐射热量通量,“Guermouche亚历克斯说,Esgee技术产品营销经理林研究公司。“因此,等离子体模型需要将所有这些物理特性来准确地描述在晶片表面的温度变化。过程仿真软件可以模拟各种腐蚀的属性,让我们更快地得到一个更好的腐蚀结果,加速客户的能力增加生产或优化收益。”
精确时间的腐蚀过程
对于更加严格的几何图形和薄的电影,需要平衡蚀刻率的控制其他操作参数。
缩小设计规则,许多腐蚀过程正在快速等离子体蚀刻过程步骤,需要高度的精确控制反应输入:权力,压力,化学,和温度,”芬奇说,他还有一个趋势优化等离子体脉冲行为来生成一个特定ion-to-neutral比率,然后扫除副产品。“先进的建模条件将进一步使设备扩展至关重要。”
蚀刻系统制造商一直在使用建模软件一段时间速度的下一个节点开发或坡道收益率。这并不奇怪,因为过程的复杂性和它所有的变量。
“根本没有足够的时间和足够的晶片执行所有可能的处理实验技术在开发下一个节点时,“雀说。“腐蚀设备的数量设置组合可以达到数百万,甚至数十亿,和蛮力晶片开发使用所有过程可能性是绝对不可能的。”
当然,所有好的模型验证在实际的芯片。“应该预测一个精确的模型,它应该解决目标问题,用户希望解决,“雀说。“每次一个过程或设计更改建议基于仿真的工作,实际工厂数据应该反映的结果建议。在我们的例子中,我们已经能够准确预测过程变化的影响使用基于模型的结果,并迅速解决困难的过程和技术发展问题。”
工具供应商也正致力于先进的蚀刻工艺更紧密地集成线路和变换曾经two-mask水平过程(两个蚀刻步骤)成一个过程简化和降低成本。
”而不是适应现有硬件瑞士军刀更多的装备,公司引入特定于应用程序的技术,如新系统解决翼展问题,“Bezard说。面临的目标是使两条线互相靠近,目前包括一行模式一步削减面具紧随其后。“应用材料和其他直接引入是一种蚀刻在水平方向。“这些过程也可以通过孔扩大。
蚀刻步骤nanosheet场效应晶体管
最重要的蚀刻步骤nanosheet流程包括假门腐蚀,腐蚀各向异性支柱,各向同性间隔腐蚀,频道发布步骤。[1]这个概要文件通过互层的硅和锗硅各向异性腐蚀,使用氟化学。内部间隔腐蚀(压痕)和信道释放一步优化删除与极低的硅锗硅损失。
频道发布步骤是至关重要的。“释放nanosheet要求极高的选择性,”Bezard说。“大多数nanosheets是硅,硅锗和硅。互层,您需要删除一个没有修改其他。“一些出版物已经讨论了锗硅蚀刻执行多步减少压力诱导的结构由一个蚀刻步骤。
接下来的过程是自对准的形成联系。“我们正在试图做的基本上是刻蚀二氧化硅,不接触或休会氮化硅。目前的规格,假设3 nm休会,但是人们要求零损失,”Bezard说。“在这种情况下,我们甚至没有使用“选择性”这个词。我们只是谈论休会,零休息。”
3 d与非
为3 d与非flash,层数持续增长,需要采用多个堆叠层在未来,最终创建垂直堆叠设备的字符串。“开车到规模的同时,有很多的字线距或垂直/ Z-pitch层随着层数的增长为了继续增加密度,”罗伯特•克拉克说,高级成员的技术人员和技术总监电话。“从过程的角度来看,腐蚀和沉积过程需要不断改进以适应更高的纵横比在更小的临界尺寸,继续扩展需要。”
克拉克描述未来的变化。”看向高级节点与多个层电荷捕获设备,工程栈需要获得更短的登机口的长度,每个细胞更多的水平,提高了编程效率,可能通过采用high-k材料。高导电性通道可能会被要求代替文章频道在未来,”他说。
最关键的3 d蚀刻NAND涉及深蚀刻约100纳米孔多层氧化物氮化物栈(200 +层),可达10µm深。Imec的Bezard说这个蚀刻步骤是一个特别昂贵的一个。
“我们已经发生的物理现象,称为微分充电效果,”他说。“在等离子体电子、离子和中性的物种来简化很多。电子在每一个方向移动,但离子加速垂直于表面。所以你有正电荷底部的洞,负电荷在顶部,得到电场试图击退入射离子。”
因此,高功率水平需要完全腐蚀沟。“我们试图维持30到50千瓦的电力没有灭弧,所以查克必须非常好抛光和制造的,”他说。
深蚀刻也诱导强调需要最小化,尤其是多层NAND制造随后需要晶片变薄,精确对齐,和混合粘结到下一层。
其他进程
并不是所有的芯片制造商生产尖端芯片要求EUV光刻。许多工厂扩展他们的193纳米光刻和蚀刻过程。
“我们有高温SOC材料,我们最近开始介绍,扩展其模式能力并能承受较高的温度,无论是用作化学汽相淀积一层衬层或面具,”布赖恩说威尔伯,主任半导体产品多样化布鲁尔科学。
BEOL紧密的金属线预计将经历一个从双波纹的戏剧性转变集成计划减去沉积和蚀刻的除了铜互连。在这里,两种金属钌和钼-已经彻底最发达的。他们有不同的优势。更有可能氧化钼在腐蚀过程中,使其更符合双波纹的方案,它是便宜的。钌是高贵的金属所以它没有相同的腐蚀问题,但它是更昂贵的。
设备结构也越来越不能容忍边缘位置错误。同时从层到层和新方案组合之间需要通过和线条,根据电话的克拉克。“第一个实现可能会像埋在DRAM字行,和小螺距摩尔金属层逻辑哪里有需要较高的热稳定性以及较低的电阻率或liner-less金属。”
下一代的发展
长远来看,理想情况下,行业将过渡到较低的热预算后端流程(接近300°C 400°C)为了设备集成到后端互连层。
“这个行业真正的需要开始建设设备成更多的层,”克拉克说电话。“这意味着我们需要记忆和逻辑器件建立在BEOL BEOL热预算。”
迄今为止,克拉克说设备用半导体氧化物出现有前途,都将存储设备集成到一个逻辑BEOL流,或用于构建后发展出的CMOS数组在内存数组。
另一个重大转变包括2 d的集成材料,研究房屋和主要芯片制造商已经开始测试。腐蚀过程为二硫化钨等材料或二硫化钼正在考虑。但是因为电影由一个单层的材料,开发工厂流程集成他们极具挑战性。
可持续性
芯片制造商和原材料供应商采取替代化学反应,减少碳排放。蚀刻的罪魁祸首是全球变暖的潜力高含氟气体的(GWP)。
“为什么你pfa,这是有问题的,因为分子太稳定,“imec的Bezard说。“光或大气中的化学反应并不足以打破下来。”
他说许多替代气体混合物与高氧含量更容易分离,采用较低。“然而,任何候选人提供一样好甚至更高的性能开始。”
但可持续发展不是特别腐蚀或沉积的挑战。这是一个整体的产业挑战从光刻到包装,在新材料的影响影响整个装置处理。
参考
1。英国德比郡,“下一代晶体管”有什么不同呢、半导体工程,2022年10月20日。
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