Chiplets扎根于硅验证硬IP

小纸片如今很流行，这是有原因的。随着基于半导体的系统设计方法的多样化，IP重用通过chiplets这似乎是一种有效且可行的解决方案，而且是一种潜在的低成本替代方案，可以将所有内容缩小到最新的流程节点。

为了加快上市时间，可以利用已经经过硅验证的通用IP或技术。通过集成现有的经过测试的技术和跨产品重用公共IP，可以节省重新设计IP所需的时间和资源。该芯片的工艺技术可以与成熟IP的测试节点相匹配，也可以在更先进的高级节点上开发用于新IP。

UCIe at的产品线营销经理Sue Hung Fung说:“主芯片是一个基本的子集功能，是整个设计应用的共同特征。节奏．“使用公分母函数，主要芯片可以在不同的产品线中重复使用，针对特定的设计应用，作为产品细分的一部分。这主要是利用公共功能块的可伸缩性和设计可重用性的经济效益。”

芯片还对整个半导体生态系统产生了巨大的影响Cliosoft他说，如今多家公司在系统设计上的合作将随着芯片的出现而显著增长。“通常情况下，你会有一款苹果产品，他们在芯片中开发了自己的知识产权。但现在他们使用的是Arm、博通和其他公司的产品。他们正在将其集成到他们的大型M2, M3处理器中。在过去，每个公司都尽了自己的一份力，最终把它交给了苹果。然后苹果必须测试它，确保它能正常工作，然后集成它，然后进行系统集成。随着这些芯片变得越来越复杂，这变得越来越困难。苹果有每12个月发布新iPhone的传统，而且这个发布周期无论如何都是必须的。他们正在努力加快代码开发过程，而不是等待每个公司都做好自己的工作，然后在周期结束时一起分析。”

这意味着驱动芯片项目的是多方，而不仅仅是系统架构师、封装架构师或SoC架构师。现在是以上所有，甚至更多。

“过去，系统设计师会给RTL人员提供一份规格说明，然后RTL人员会编写代码，可能还会与ASIC人员一起选择IP，然后包装人员也会参与进来，”at的高级包装解决方案总监Tony Mastroianni说西门子数字工业软件．“这是非常脱钩的。现在，所有东西都是耦合的。架构师正在与RTL架构师和包设计人员一起工作。当你设计这些小芯片时，可能会有六到七个设计同时进行。你可以把它们看作是块，但是它们在芯片的顶层并没有连接。它们是连接在包里的，所以包的人在中间。这意味着他们需要考虑系统中的楼层规划。他们确保所有的I/ o都在高速内部接口上对齐。他们还要担心芯片之间的热耦合。 That’s something that you don’t normally do in ASIC design. You just look at the package.”

物理问题
Mastroianni指出，整个芯片团队都必须担心热机械应力，特别是使用大型硅中间体时。“他们必须关心微型凸起的间距，并考虑可靠性类型的问题。测试也是一个大问题。测试人员必须努力确保对所有芯片都有测试策略，所以他们很早就参与进来，弄清楚他们将如何测试整个系统包，然后芯片需要相互通信。Die-to-die接口用于高速功能布局，但对于测试，所有测试I/O都需要在封装中连接。所以，包装人员再次处于中间位置。”

热一直是封装的主要挑战之一，因为与硅散热的平面SoC不同，在封装内部，热量会被捕获。“如果你把HBM从处理器中移开，它就会被堆叠起来，所以你仍然会在每一块上都有热问题，”弗兰克·费罗(Frank Ferro)说Rambus．“如果它们不都在同一个SoC上，情况就更糟了，因为HBM和处理器都有这么多瓦，而这占用的空间非常小。”

虽然AMD、英特尔、三星和Marvell已经成功部署了他们自己的芯片，但商用芯片市场还处于规划阶段，而不是现实。HBM它是当今最接近标准芯片的东西，由于2.5D插入器的成本很高，所以它的使用受到了限制。“过去两年，供应链问题并没有起到什么作用，”费罗说。“这稍微缓解了一点，但在做这些复杂的2.5D系统时，它确实突出了一些问题，因为你必须得到很多组件和基板。如果其中任何一个部件不可用，就会打乱整个过程，或者导致很长的交货时间。这就产生了构建HBM芯片或通过传统PCB或其他方式连接的HBM系统的方法。如果我减小了处理器的尺寸——至少在某种意义上，我减少了一些I/O，但也因为现在我不必把那么大的处理器放在2.5D硅中间体上——我可以在传统的封装中构建它，然后与2.5D通信。如果你的I/O设备只有HBM或者GDDR，或者类似PCIe的东西，你可以在这些芯片上有不同的I/O。我们现在看到了这项技术的强大推动力。尽管仍处于早期阶段，但橡胶已经开始上路，真正的解决方案已经开始提出。目前，UCIe占据了上风。”

以一致的方式连接所有内容是一个巨大的挑战。“单靠PHY无法使互连与具有相同PHY的其他芯片完全兼容，”微软公司系统集成高级总监Javier DeLaCruz说手臂．“控制逻辑和协议也必须保持一致。协议的选择可能比PHY更有宗教色彩。从PPA的角度来看，可以采取措施使die-to-die互连更高效，特别是在延迟方面，但这些权衡降低了将这些芯片扩展到其他产品的能力。”

例如，两个UCIe接口可能使用相同的PHY，但如果一个使用PCIe协议，而另一个使用直接到CHI接口的流协议，则需要解决不匹配问题。

DeLaCruz说:“芯片重复使用模式是有希望的。”“在大多数情况下，会有一个带有产品秘密酱汁的小芯片，这将是定制设计的。这个自定义芯片可以匹配现有芯片的PHY和/或使用协议转换。”

另一些人则表示，小芯片没有这么简单。西门子数字工业软件公司产品管理总监John Ferguson指出:“从技术角度来看，以预制芯片的形式重新使用知识产权要困难/危险得多。“在SoC中，您有一个单独的进程和相应的PDK。像热冲击和机械应力这样的东西都相当减轻，因为所有东西都在一个硅衬底上。通过将异质晶片组合在一个封装中，您现在有了一个垂直自由度，对应于堆叠模具或其他材料产生的新应力，以及通过不同材料的多层散热的更大挑战。这些会影响电学行为，最终会影响产量或可靠性。总之，仅仅因为一个芯片在一个封装配置中工作，并不能保证它在另一个封装配置中表现相同。3D-IC验证需要在设计可行性的不同层面上进行连续的分析，以确保其性能符合预期。”

Ferguson表示，这比SoC层面所需的要复杂得多，同时也转化为一个业务问题，包括投资新工具、培训用户、完成所有这些迭代所需的时间以及设计失败的风险。

分解,组合
这些挑战对于今天的芯片设计来说意义重大。在这个领域工作的公司通常有很多设计先进asic的经验。

马斯楚安尼说:“由于没有芯片生态系统，他们需要同时进行多个芯片设计，因为所有这些芯片需要被设计成一起工作来构建一个完整的系统。”“这意味着架构师必须与封装架构师一起工作，还有一点ASIC，但实际上是决定如何分解成芯片。这是一个巨大的探索空间。有更多的选择来分割它。您还可以构建更大的系统。即使在高级节点中，你也被限制在一定数量的门和模具尺寸，十字线尺寸，这是一个物理限制。但当你使用这些高级套餐时，情况就不同了。”

虽然2.5D是当今主要的堆叠技术，但完整的3D-IC即将到来，带来了一系列全新的问题。马斯楚安尼说:“现在的技术是，你可以把模具堆起来，让它们工作，但主要是手工完成的。”“我所说的真正的3D是指这些工具将真正完成所有详细的芯片分解，确保所有不同层的功率都被传递，并通过多个模具关闭时间。这可能需要两到三年的时间才能成为主流。”

相比之下，大型ASIC被分解成分层块，并且主要用于模拟和高速I/O的可重用IP。他说:“对于芯片，现在你可以把你的‘超级专用集成电路’分解成更小的芯片，但你不一定必须使用相同的过程，你可以利用这一点。”“如果你有一个大的处理器，你可以使用5nm或3nm。如果你有一个模拟/混合信号，你可以使用一个更便宜的过程，工作得更好。可能有专门的IP只在非常昂贵的节点上可用。如果你只需要一个接口，为什么不把它建在一个芯片里呢?”

不过，根据IP类型和应用程序的不同，不同类型的适应是必要的，微软高效电子部门负责人安迪•海尼格指出夫琅和费IIS自适应系统工程部．“最重要的部分是IP连接到模-2-模桥。如果您有一个单核/加速器或FPGA，则可以通过AXI接口进行直接连接。但这里也必须清楚加速器是如何获取数据的。如果是行流式接口，则很容易传输数据。但是如果使用共享内存，则必须定义对内存的访问。如果是多核系统，必须在加速器卡上使用本地内存建立新的系统概念，以避免不必要的数据传输。这不仅是IP本身的问题，可能也是整个芯片的问题。如果复杂而昂贵的芯片系统出现故障，必须明确是谁负责。”

图1:不同的包装技术。资料来源:IEEE/hir/Fraunhofer IIS EAS

图2:2D/3D-IC封装方法。资料来源:三星/夫琅和费IIS EAS

与此同时，芯片对IP供应商产生了一系列有趣的商业影响，远远超过技术影响，Steve Roddy指出二次曲面．“在技术方面，对于纯数字逻辑IP(例如所有处理器IP)，芯片不会对设计本身产生任何影响——即处理器核心逻辑连接到片上互连——无论这种互连是通过某种类型的I/ o连接到其他片上元素还是片外元素，对处理器供应商提供的产品没有任何影响。”

业务挑战
另一方面，商业方面也会非常有趣，罗迪说。“处理器IP的主要定价模式是许可费加运营特许权使用费，其中特许权使用费通常按半导体产品平均销售价格的百分比计算。在过去，IP公司95%的业务都是卖给半导体供应商，而半导体供应商则向系统原始设备制造商销售单一封装的芯片，百分比ASP模型得到了很好的理解和接受。但是，如果之前20美元的封装测试单模最终价格突然变成20美元的基板多模模块呢?从哪里计算ASP的百分比?计算的是数字芯片价格还是最终组装的多芯片封装部件?如果被许可方只销售芯片，而其他人将多个芯片集成到最终组装中，该怎么办?”

罗迪说，另一个问题是，IP业务在历史上是有效的，因为IP块是许多这样的IP块组装成一个更大的芯片中的一个。例如，处理器供应商X和硅公司Y能够就3%的ASP特许权使用费达成一致，很大程度上是因为IP核心只占最终芯片的3%、5%或10%的芯片面积。如果芯片突然改变了方程，一个芯片只由一个IP组成，例如，一个芯片组装者用一个或多个CPU芯片加上一个DSP芯片加上一个GPNPU芯片加上一个无线基带芯片构建一个模块，那么一个特定芯片的整个价值主要是将单个IP块实现为硅。IP供应商不会坐视不管，接受只包含该供应商IP的芯片3%的收入。知识产权供应商将有巨大的动力直接转变为芯片供应商，而不是知识产权供应商。设计内容和工程工作几乎是一样的，只是运载工具发生了变化。芯片互连和组装技术在整个行业的标准化程度越高，这种转变就会越快。”

公司董事里奇•戈德曼(Rich Goldman)表示，这也意味着，过去只交付代码就能成功的公司，现在不得不真正交付芯片有限元分析软件．“他们必须理解所有的录音问题，而且这实际上是可行的。第二个考虑是，他们不再需要依赖版税，也不再需要从用户和代工厂那里获取版税。他们现在可以卖真正的硅了。版税是一个古老的问题，就像IP本身一样古老，而且除了Arm之外，从来没有真正解决过这个问题——但这只是因为Arm拥有如此核心的地位。从以前的经验来看，版税是我们尽量避免的，因为这听起来像是一件很棒的事情，你可以谈判版税，但一旦你的数量非常成功，你的客户就会重新谈判降低版税，所以回报永远不会真正实现，Arm除外。有了真正的硅，你就可以参与销售的批量部分。”

Mastroianni坚持认为，为了让芯片成为主流，就需要有可重复使用的芯片。“它正在到来，但这是一种非常不同的商业模式。可能会这样做的候选人是知识产权提供商。可能是PHY的人，因为他们可以制造高速SerDes芯片。也可能是处理器类公司。无论如何，这是一个相当大的转变，因为他们现在正在授权IP，以便将其集成到一个包中。这里的不同之处在于，他们可以采用几个模型。一个是他们可以做一个测试芯片。一些IP公司无论如何都要做测试芯片，所以他们可以用他们的IP设计一个通用芯片。他们会做一个测试芯片，他们可以授权。 But then the customer would have to go off and basically do the fab, do the testing, etc. Another model would be to get into the silicon business. In that case, they would assume all that operations type stuff, from package and testing to manufacturing, and distribution of known good die. If they take that route, that would be more of a traditional piece part type, and there could be a license on top of that as well. The business model still remains to be seen.”

Mixel是使用测试芯片的IP公司之一。Ashraf Takla，首席执行官Mixel该公司认为芯片的机会要么是一种IP方式，要么是一种将测试芯片转换成芯片的方式。“我们的测试芯片，如C/D-PHY Combo，正被成百上千家公司收购，因为测试设备公司需要测试C- phy，但没有FPGA解决方案，也没有在测试端实现它的方法。他们为此购买我们的芯片，所以我们已经在少量销售测试芯片。如果有意义，我们会把它做成小花冠。

塔卡拉说，有许多彼此相似的小芯片可能没有意义。所以如果这是一个发射机CSI，那可能是一个芯片。“这些芯片也可以被编程。例如，需要多少车道?是CSI还是DSI?很多事情都可以编程，就像在IP中编程一样，也许你可以在此基础上做更多事情。这与IP业务没有太大区别。每个人都在尝试重复使用，并以一种不需要定制的方式做事。对于芯片行业来说，情况将更加如此。”

未来的大变化
米克·波斯纳，公司IP产品线高级集团总监Synopsys对此他说，在短期内，芯片需要足够的容量来解决它们带来的复杂性，无论是涉及工具还是接口，如UCIe/XSR(超短范围)。“从短期来看，每个人都想做小芯片。有一个新的协议。你还记得推出适用于所有细分市场的重要新协议的最后一个拐点吗?不，这就是为什么你会看到十万个不同的客户想要进入这个市场。我们投入了不止一倍的资金，因为这是一个可以在每个芯片上使用的接口。从长远来看，将会有一些挑战，因为这是重用的终极目标，还有业务模型。典型的IP销售是基于每个项目。对于chiplets，您现在将什么定义为项目?如果这个芯片被用在10个不同的芯片上，那就是10次使用吗? Is that one use? And customers know this very well. They see it as ‘I’ve just produced a piece of silicon. You never put any kind of restrictions on my silicon before, outside of royalty models.’ But when it comes down to the license usage, that potentially could have an impact on the whole industry.”

波斯纳认为“chiplet”是一个过度的术语。“它的内涵是，它是一个微小的芯片。但我可以保证，从我们追踪的100多个机会中，一个芯片是一个50 x 50mm²的模具。只是现在一个包里有两到四个。小芯片非常适合混合和匹配节点。你可以混合搭配不同的骰子。”

也就是说，有可能将来自不同铸造厂的芯片组合成一个芯片吗?

西门子的马斯楚安尼说，这是一个挑战。“你必须担心标准，确保你得到所有正确的电压。即使是来自同一家铸造厂，你也要担心，因为芯片将来自不同批次。根据定义，它们是两个不同的芯片，所以你有不同的角。如果它们来自不同的过程，这甚至会使它更具挑战性，但它仍然需要处理。很多事情都是通过die-to-die接口来处理的，就像SerDes接口一样，它在某种程度上实现了解耦。这些界面就是这样设计的。其他信号的问题更大。例如，低速I/O可能需要一些连接，所以您必须担心它。但通常情况下，这些接口并不是那么关键。 And the high speed I/O are covered pretty much through those standard protocols.”

灵活的分区功能有助于使芯片体系结构更加模块化和可扩展。Cadence的Hung Fung解释说:“与此同时，芯片使得优化一些设计过程成为可能。”“通过芯片的灵活性，可以选择工艺节点、代工厂、广泛的封装类型和IP类型等。对于便携式和模块化芯片系统，模具可以重复使用，也可以在不同的工艺节点之间以模具对模具的方式进行互操作。数字逻辑电路在几何尺寸上比模拟电路、射频和内存要好得多。实现减小模具尺寸和提高产量的经济有效的方法是将模拟/数字域划分为单独的区域，重复使用模拟，并缩小数字。”

然后，当公分母函数需要变化时，IP可重用性就相关了。

“例如，端口速度可能是100G、200G或400G。然而，当未来对800G的需求出现时，同样的芯片将重用100G IP并将其扩展到800G，这在早期的芯片设计中是无法实现的，”她说。“IP的重用是芯片设计中的一个重要因素。例如，可能有一种情况，需要重新设计芯片以处理800G带宽。区域、功率、凹凸间距等都可能对整合所需的新带宽更新产生影响。然而，IP和电路的基本功能可以被重用，以实现更高的带宽。”

结论
整体模具被分解成功能块，并对功能块进行硬化处理。挑战在于以标准化的方式使用这些组件将系统组合成包，然后根据需要在其他系统中重用这些组件。这个话题已经讨论了很多年了，但业界似乎最终接受了这个概念。