标签:三维集成电路

芯片设计公司前景
通过埃德·斯珀林- 5月25日,2023 -评论:0

半导体工程与约瑟同在Sawicki坐下,执行副总裁在西门子数字IC EDA行业软件;总裁兼首席执行官约翰•Kibarian PDF的解决方案;总经理和副总统约翰•李Ansys的半导体业务单元;副总裁兼总经理尼尔斯Fache PathWave Keysight软件解决方案;总裁兼首席执行官迪恩Drako IC米……»阅读更多

优化扫描测试复杂的集成电路
通过格雷戈里·哈雷2023年5月- 09年-评论:0

随着芯片变得更异构集成功能,测试它们提出了越来越多的挑战,特别是对高速芯片系统(SoC)设计测试针有限的可用性。此外,复杂的3 d和chiplets等新兴包装需要全面的新的解决方案,可以提供更快的结果在多个阶段硅lifec……»阅读更多

大的芯片技术和产业动态变化
通过埃德·斯珀林2023年2月- 08年(-评论:0

半导体工程坐下来讨论定制和先进的包装的影响,并对可靠性和地缘政治对抗的担忧与马丁·范边缘,总裁兼首席技术官ASML;imec的首席执行官吕克·范举起;计算产品的副总裁大卫•油炸林研究;Ankur Gupta,副总裁和总经理测试组和生命周期的年代……»阅读更多

Multi-Die集成
通过埃德·斯珀林- 04年1月,2023 -评论:0

将多个异构芯片是一种前进的方式改进的性能和更多的功能,但它也带来了许多新的挑战在分区,布局,和热。高级主管迈克尔•波斯纳die-to-die连接在Synopsys对此,讨论3 d集成的优点,为什么它最后走向主流,和我们需要的EDA工具,使…»阅读更多

设计多个模
通过安Mutschler- 12月21日,2022 -评论:1

将多个死亡或chiplets集成到一个包被证明是非常不同的比把它们放在相同的死,都是发达国家在同一节点使用相同的铸造过程。作为设计变得更加异构和分类,他们需要建模,妥善floor-planned,验证,和调试的一个系统,而不是作为单独的组件。Typi……»阅读更多

3月向Chiplets
通过艾德·斯珀林和凯伦海曼12月- 15,2022 -评论:0

天的单片芯片开发最先进的流程节点正在迅速减少。几乎每个人都在设计的前沿工作展望某种类型的先进包装使用离散异构组件。现在的挑战是如何将整个芯片行业转入这个分类模型。它需要时间、精力以及大量reali……»阅读更多

IC压力影响高级节点的可靠性
通过安Mutschler- 08年12月,2022 -评论:1

Thermal-induced压力是现在晶体管失败的主要原因之一,并成为一个顶级芯片制造商的重点,更多的和不同的芯片和材料安全,关键任务应用程序打包在一起。导致压力的原因有很多。在异构包,它可以来源于不同材料组成的多个组件。“这些药物……»阅读更多

在复杂的芯片解决热耦合问题
通过安Mutschler11月- 10,2022 -评论:0

芯片和包装的复杂性导致热耦合成比例的增加,这可以减少性能,缩短芯片的寿命,影响整体芯片和系统的可靠性。热耦合本质上是两个设备之间的连接,如芯片和一个包,或者一个晶体管和衬底,热量转移从一个到另一个。如果不是……»阅读更多

平衡力量和热量在先进的芯片设计
通过凯伦·海曼11月- 10,2022 -评论:1

使用电力和热力是别人的问题。不再是这样,问题是传播随着越来越多的节点迁移到更先进的设计过程和不同类型的高级包装。这种转变有很多原因。首先,有萎缩的钢丝直径,薄电介质,薄底物。电线的扩展需要更多的能量driv……»阅读更多

遗留的工具,新技巧:光学三维检查
通过凯伦·海曼- 08年11月,2022 -评论:0

堆叠芯片使其更难以找到现有的和潜在的缺陷,并检查模具转移,剩下的粒子从其他进程,co-planarity疙瘩,不同材料,如电介质的附着力。有几个主要问题:不是所有从一个角度是可见的,尤其是当使用垂直结构;各种struc……»阅读更多

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