中文 英语

与3nm的模拟技术角力

不能提供足够模拟设计能力的制造技术不是商业上可行的工艺。但要有多好呢?

受欢迎程度

模拟工程师在3nm工艺上面临着巨大的挑战,这迫使他们在每个新工艺节点上提出创造性的解决方案,以解决越来越多的问题。尽管如此,这些问题必须得到解决,因为任何数字芯片都离不开至少一些模拟电路。

随着制造技术的萎缩,数字逻辑在功率、性能和面积的某些组合上得到了改进。工艺技术是针对这些进行优化的。然而,模拟基本上必须接受它所得到的。随着每个过程的收缩,电压下降,寄生数上升,噪声和变异增加。新技术,如gate-all-around模拟工程师经常不得不重新发明他们做事的方式,只是为了保持相同的功能,有时以牺牲面积为代价。

至少,每个SoC都有某种类型的接口或外设。“将会有一款用于PCI Express或USB或任何类型的通信的SerDes,”华为产品管理和营销集团总监Hany Elhak说Synopsys对此.“芯片可能会与内存对话,这将需要类似DDR或HBM之类的东西,这是另一种复杂的模拟块。所有这些大型数字soc都将包括嵌入式SRAM,这是一个模拟电路。模拟是任何SoC不可分割的一部分,如果SoC将走向3nm,模拟也将走向3nm。问题是所有这些高级节点都是为数字化设计的。模拟设计师需要经历重重困难才能让游戏顺利运行。”


图1:模拟在设计中的作用越来越大。来源:Synopsys对此

这需要不同的思维方式。高级解决方案架构师Jeff Johnson表示:“虽然这是一个数字化过程,但模拟设计师正在寻找方法,将这些技术应用于构建模拟模块节奏.“在某些情况下,他们会进行更多的校准。工艺变化变得如此之大,数字逻辑如此便宜,你可以添加校准循环或做不同的事情。”

这是否可行则是另一回事。Synopsys员工产品营销经理Priyank Shukla表示:“我们将在明年初的N3中推出PCIe和PHY,所以我们已经完成了这些设计。”“模拟设计人员总是会提出创新的电路解决方案来解决过程问题。在模拟设计中,感兴趣的重要参数之一是电源电压,它将下降到1.4伏,而不是1.5伏。我们克服了这些限制,提出了新的架构。模拟设计的另一个大问题是匹配。每个晶体管都有各自的表现,你必须匹配两个晶体管的性能。”

最小模拟构建块
对于数字,有一个简短的原始门、寄存器和存储器列表,所有的设计都是由它们构建的。Analog有一组类似的基本块。Cadence的Johnson说:“模拟的基本模块包括带隙、运算放大器、锁相环、比较器、数模转换器(dac)和模数转换器(ADC)。“如果你有这些积木,你可以用它们做很多事情。例如,SerDes由锁相环、带隙、比较器和ADC组成。”

其中一些障碍正变得越来越具有挑战性。“带隙电路是一个至关重要的模块,它为整个SoC提供恒定的电压,”Synopsys的Shukla说。“在前几代中,这个带隙是硅的带隙电压,为1.2伏。在3nm工艺节点,电源本身非常接近这一点,所以你需要一个新的设计来在SoC中创建一个恒定的参考电压。”

为了提供数字电路所期望的功能,还需要许多其他模块。“电源管理需要ac/dc转换器和其他模拟电路,”Synopsys的Elhak说。“与传感器接口的芯片将需要adc。在数字soc上总是需要锁相环来生成时钟。锁相环是当今任何soc都需要包含的一个非常重要的模块,即使它是纯数字的。”

但并不是所有的模拟功能都可以在最新的节点上经济地构建。的产品管理主管萨希什库马尔•巴拉苏布拉曼尼亚(Sathishkumar Balasubramanian)表示:“模拟模块的面积缩放方式与数字模块不同。西门子EDA.“例如,一个100欧姆的多晶硅电阻,它可以维持一定的电流,在28nm工艺中,它的尺寸与在180nm工艺中大致相同。或者LC振荡器中使用的电感的尺寸也不会缩小。”

重新建构
匹配一直是模拟的一个重要功能。约翰逊说:“你可以制作又大又宽又长的栅极长度设备,以实现匹配。”“随着流程的改变,你只需改变这些事情的工作方式,你实际上可以通过使用我们所谓的堆叠门来节省空间,从而提出匹配函数。或者我可以插入一个ADC来校准一些东西。它可能比试图建立一个大到可以匹配所有角的微分对要小得多。当我这样做的时候,它可能需要很大的功率,面积也会很大,不太实际。”

可变性带来了很多挑战。“这意味着你必须进行更多的蒙特卡洛模拟,”Elhak说。“这也意味着设计师需要创新的架构来校准过程的变化。这些可能是数字回路,甚至是增加模拟电路复杂性的软件回路。EDA的一大创新是变异性分析,高西格玛蒙特卡罗,使用机器学习更快地运行蒙特卡罗分析。从工具的角度来看,这些都是解决可变性问题的重要领域。”

第一块硅
在你手头有芯片之前,必须对模型和工具有一定程度的信任。舒克拉说:“一切都从PDK开始,你必须信任PDK和工具。“作为一名SerDes设计师,一旦我有了硅,我就可以做相关工作。这是我设计的和我实际看到的模拟性能之间的差距。在此之前,我信任代工厂提供的PDK。”

这些pdk会随着时间的推移而进化。约翰逊说:“铸造厂有一种非常具体的释放方式,以及如何编号。”“即使在他们进行了所谓的产品发布之后,他们经常发现有些东西发生了变化,或者他们没有得到他们想要的产量,所以他们做出了巨大的改变,以至于设备性能与开始时相比发生了显著变化。它一开始是非常理论化的。然后,当他们获得更多数据时,他们就会收紧这些措施。”

概念的第一个证明是重要的。Elhak说:“在开发PDK时,有一些初始工作要做,代工厂会带出一些硅。”“它将有一些晶体管,它将有一些门和其他电路,并在此基础上改进PDK模型。从晶体管模型出发,您可以运行SPICE模拟来描述数字门构建模型的延迟、噪声和泄漏,这些模型将在稍后的周期中用于位置和路线、定时和电源注销。但这一切都从定义PDK开始。工具公司和代工公司一起工作,与初始硅进行晶体管级相关。我们对开发PDK的团队和过程充满信心。”

与过去相比,可以提前做更多的工作。Elhak说:“一些客户无法等待设备型号和PDK的验证过程。“这就是TCAD出现的原因。有模拟团队与TCAD团队合作进行所谓的TCAD设计协同优化。标准流程从TCAD开始,开发流程并定义设备模型。这是用来实际构建原型,然后使用开发的设备模型来运行电路模拟。”

游戏改变者
随着工业向3nm方向发展,模拟设计人员必须应对的不仅仅是工艺变化。新型晶体管与其他变化一起开始发挥作用。“下一个改变游戏规则的是gate-all-around(GAA)晶体管,”Andy Heinig说,他是先进系统集成小组负责人和高效电子部门主管弗劳恩霍夫IIS的自适应系统工程部。“目前尚不清楚是否所有晶圆代工厂都将开始使用3nm工艺,但如果有的话,模拟芯片是非常困难的。所有的晶体管都必须在一个非常规则的网格中实现,这使得模拟组件很难获得正确的尺寸。”

GAA的确有一线希望。“GAA实际上有助于控制晶体管的阈值电压,”Shukla说。“你可以更好地控制晶体管的性能。但是晶体管的长度是有限的,因为你要从各个方面覆盖晶体管。不同性能的晶体管可以实现不同的宽长比。这是模拟设计人员工具箱中的两个参数。”

根据技术的实现方式,还有其他选择。“你现在有了一种创造并行设备的新方法,”约翰逊说。“你可以选择用手指,也可以选择站在更高的位置。这将允许一些非常好的压缩,以及一些伟大的晶体管性能。”

但也有缺点。舒克拉说:“使用GAA,电容会增加。“而且不仅在栅极和漏极之间有电容,而且在块体和漏极之间也有电容。这就很难弥补了。当你只有一个控制门时,你有寄生电容,这很容易理解。但现在有了GAA,电容及其补偿成为模拟的一个问题。”

另一个潜在的变化是埋地电力轨道.这将移动电源轨道到晶圆的背面,通过晶圆传送电源。Johnson说:“它的优点在于可以释放晶圆正面的金属,用于布线。”“这也消除了很多寄生虫。由于线路的缩小,电阻增加了,当你有很多线路时,电源和地线必须布线,你最终会得到一大堆电容。这解决了很多问题。你可以通过保持电源和接地远离高速信号来降低电容。如果你需要,你可以把电线变宽,以降低电阻,而不需要付出很大的电容损失。我从中看到了很多理论上的好处,但在某些情况下,实用性才是最重要的。当你执行它时,它到底是什么样子的?”

铸造散度
随着这些新技术的引入,所有晶圆代工厂不太可能同时或以完全相同的方式采用每种技术。业内文献表明,这一点在GAA和埋地动力轨中非常明显。这给IP开发人员带来了额外的负担,因为他们必须为每个进程定制甚至重新设计模拟块。

Shukla说:“每个代工提供不同的pdk,在模拟中,这使得事情变得更加困难。“考虑匹配,一个晶圆代工厂将有一种方法来确保两个晶体管之间的匹配,而另一个晶圆代工厂将有他们自己的方法。这意味着我们需要不同的技术来应对不同过程所带来的挑战。我们已经提出了一些最佳实践,而且我们有作为IP供应商的经验,所以对我们来说更容易。但对于专注于一家代工厂的一个工艺节点的公司来说,如果他们要进行跨界设计,他们会发现这很有挑战性。”

这可能意味着妥协。约翰逊说:“我们尽可能地将一切标准化。“在28nm工艺中,我们采用了基于行的方法。在这种方法中,我们限制了设计师在设计时的选择。他们不能选择任何他们想要的门长度,他们不能选择任何他们想要的宽度。我们给了他们一张列出选项的表格。这限制了他们的选择,并标准化了许多代工差异。作为我们开发方法的一部分,我们会研究这个过程,我们会为我们正在做的IP想出我们认为正确的数字,比如SerDes和ddr,然后标准化。我想这和我们在GAA中要做的事情是一样的。在某种程度上,你可以将其分解为设备性能,然后尝试在标准化的基础上为电路设计师提供标准。”

这正成为一个越来越重要的考虑因素。Elhak表示:“许多客户正在采用多晶圆厂战略,因为他们无法保证一家晶圆厂的产能。”“各晶圆代工厂之间的技术存在分歧,这意味着模拟设计人员需要创建不同的设计,即使是针对同一块芯片,也要能够在多个晶圆厂进行制造。对于IP提供商来说,这种限制甚至更大,他们现在需要在大量的进程节点上创建相同的IP。”

分析验证
验证团队的规模比设计团队的规模增长得更快。“这个过程变得非常复杂,寄生虫的数量显著增加,”约翰逊说。“如果你有100个节点,每个节点都可以独立变化。不仅每个节点可以变化,而且每个节点中的寄生也可以变化。你需要做包含所有这些的模拟。但即使是这些模拟模型也只能如此准确。你要在这么多角落进行这么多模拟,这需要很长时间。”

电路尺寸也在增加。“有了这些先进的节点,控制晶体管大小的可能性就有限了,”Elhak说。“这就需要使用和堆叠更多的晶体管。此外,应对较低电压所需的创新架构正在增加晶体管数量。为了实现同样的功能,相同电路的晶体管数量显著增加。”

它还需要改变方法。“如今,寄生与设计参数处于同一数量级,”他指出。“在过去,设计师能够在布局前进行大多数模拟。然后在设计结束时,他们运行抽取并进行布局后验证。现在,寄生影响了设计的行为因为这些寄生与设计中的其他参数相似。客户已经看到在前期布局和后期布局之间的结果有30%的差异。这意味着他们需要从后期布局模拟开始设计。”

西门子的巴拉苏布拉曼尼亚对此表示赞同。“对于高级节点,布局后的模拟是必须的。预布局模拟游戏的时代已经一去不复返了。寄生效应和器件噪声是目前影响模拟设计的关键因素。在其他情况下,他们还需要担心SerDes应用程序的老化需求。”

结论
一个新的技术节点可以优化为数字,但如果它不能实现基本的模拟电路,那么它就没有实际价值。它不需要有最大的模拟规格,只要它足够好就可以了。

当这与新的包装技术相结合时,就有了更大的自由度。弗劳恩霍夫的Heinig说:“我们预计,在这种技术中,只有极少数的模拟部件将被实现,而大部分模拟部件将采用芯片方法。”“那么,在GAA技术中只需要锁相环和芯片到芯片的接口。”

当然,有很多研究和开发围绕着创建一个良好的模对模通信,不会对模拟电路造成太大的负担。

相关的
GAA晶体管在3/2nm的影响
从设计的角度来看,有些事情会变得更好,而有些事情会变得更糟。
微小互连中的大变化
在7nm以下,为新材料、新结构和非常不同的性能做好准备



留下回复


(注:此名称将公开显示)

Baidu