7和5 nm真的会发生吗?

今天的硅基finFETs可能失去势头在10纳米。如果或当芯片制造商超越10 nm, IC供应商将需要一个新的晶体管架构。III-V finFETs, gate-all-around场效应晶体管,量子井finFETs, SOI finFETs和垂直纳米线只是几个未来的晶体管候选人在7和5 nm。

从技术上讲,这是可能的制造晶体管的部分技术,有时也被称为front-end-of-the-line (FEOL)。但是在7 / 5 nm,可以举起扩展训练,摩尔定律是backend-of-the-line (BEOL)。在BEOL互联形成在一个设备。微型布线方案设备互联,在每个节点越来越紧凑,导致芯片阻容(RC)延迟。

事实上,BEOL落后的制造流程,,继而可能导致每个节点的RC延迟升级指数。“我们能够把1000多个互联在人类头发的宽度,”沙的故事说,全球产品经理应用材料。“但从今年开始,我们看到我们的终端客户端看新材料。他们担心后端不是跟上。”

行业已找到方法来减轻RC延迟至少10 nm节点。但是在7海里,芯片制造商正在寻找新的工具和材料的突破。有很少或没有共识的领域。“你需要做出改变在7海里,“Zsolt Tokei说互联计划主任IMEC。“在7海里,市场是敞开的。”

7海里,这个行业正在探索一些新材料对传统双波纹结构,如钴(Co)、锰(Mn)和钌(俄文)。除了这些材料,该行业正在看两个外来技术,碳纳米管和石墨烯的互连5海里。

这个行业也可能需要跳出固有思维模式,仍有几个集成问题与这些新一代材料。为了规避RC延迟问题,芯片制造商必须继续追求垂直路径。在这部分,有几个选项,如堆放2.5 d / 3 d芯片,单片3 d和垂直纳米线。

石版印刷和材料问题
在一个设备中,有两种类型的BEOL互连线,中间和全球。中间线提供底层连接设备。和之前一样,与RC延迟存在相关的问题与全球电线,连接过渡层。增加的复杂性是芯片制造商有插入另一个连接层次结构从20海里。的计划,被称为middle-of-the-line(摩尔),包括当地的互联设计。

BEOL,有很多流程步骤,分为两categories-patterning和双波纹的过程。最初,在流动中,每一个给定的芯片结构的水平必须有图案的布线方案。为此,芯片制造商和多个成像使用193 nm液浸式光刻FEOL和BEOL。

BEOL模式可以说是在每个节点更加困难和昂贵的。“如果你看今天,金属层和接触/钢丝层是最关键的,”科特Ronse表示主任在Imec先进模式。“他们也可能规模193纳米光刻技术的最困难的事。这就是EUV可能过来接替。”

在7海里,芯片制造商更愿意使用极端的紫外线(EUV)光刻BEOL模式。EUV可能带来BEOL回单一暴露的时代。如果EUV可以达到每小时150晶片的吞吐量,BEOL成本可能会下降30%,据Imec。

但EUV迟到和不准备生产。如果EUV错过7海里,芯片制造商必须扩展今天的石印的解决方案。“缺乏EUV光刻需要分裂,大大抬高了成本将需要更多的布线的水平,”丹尼尔•埃德尔斯坦表示IBM研究员兼经理BEOL在IBM的技术战略。

与此同时,在一个给定的水平流泻,设备经过铜双波纹的过程。这个过程涉及到三个主要parts-metallization;性能电介质;和覆盖层。在金属化步骤中,一个结构经历了一个扩散障碍蚀刻步骤。然后,通过介质沉积。一个蚀刻步骤然后形成一个缺口,线条和通过形成。

然后,一层阻挡层的钽(Ta)和氮化钽(TaN)材料沉积使用物理气相沉积(PVD)。助教是用来形成衬垫和褐色的障碍。阻挡层是由铜涂层在种子障碍。最后,结构是电镀铜和地面平使用化学机械抛光。

“在今天的互联,我们开始看到一些挑战,如高电流密度、“应用的沙阿说。”随着电流密度增加,其他二级电效应开始占据主导地位。为了解决电气互连技术方面,我们正开始看到了新材料的需要。”

事实上,应用最近推出了一个新工具,将公司带入。使用化学气相沉积(CVD)、公司用于衬管代替助教。使用PVD相同的工具,谭仍用于障碍。“使用钴衬层的想法是促进铜种子的连续性,”国王说。

班轮/障碍,Co和褐色可能会扩展到10纳米。然后呢?在7海里,班轮行业评估有限公司和俄罗斯。每个材料都有权衡。“自65 nm节点,人们一直在谈论钌,”国王说。钌的“最大的好处是,它具有更好的特性与钴的扮演好层铜。钌的另一个好处是,它允许铜回流。所以你可以想象,你可以填满这些互联用PVD。”

俄罗斯也有一些缺点。波兰,俄罗斯是困难。“钌不是制造友好,”她说。“你可能会一直陷阱金属钌性能和有很多泄漏。”

的障碍,与此同时,也有各种选项在7 nm-tan,俄文合金和manganese-based self-formed障碍(SFB)。“谭继续呆在,”她说。“锰是有前途的,但我们没有所有的数据。”

在实验室里,应用材料和Imec最近描述了CVD过程,使2纳米锰基sfb。结果是有前途的,因为材料有铜的电阻率比传统PVD-based壁垒低14%。另一方面,IBM和GlobalFoundries最近显示不同的data-PVD-based TaN可以超越10纳米。

其他选项
与此同时,该行业正在探索其他方法和好的理性进化方案可能会失败或可能变得过于昂贵。在7海里一个新颖的方法,该行业是通过(干腊肠)谈论自对准方案,可以解决这一问题的via-to-metal卖空在严格的场地。主要的挑战是自己干腊肠的失调。

想解决这个问题,林研究和联华电子公司(联电)最近描述了干腊肠方案子- 90 nm BEOL音高。流,一层薄薄的金属锡hardmask用于沟模式定义。互连通过图案是使用tri-layer抵制面具。然后,通过在海沟行自对准。

此外,该行业也在考虑碳纳米管和石墨烯作为互连选项5 nm和超越。两种技术都有杰出的电气性能,但是他们是昂贵的,很难在CMOS集成流。

一步解决问题,Imec已经开发了一个200毫米晶圆厂流,使150海里垂直碳纳米管连接。流中,碳纳米管生长使用化学汽相淀积。然后,使用保形氧化封装保护结构在整平。碳纳米管尖端清洁,然后搬到一个金属化过程使用一个波纹的方法。

“碳nanotube-to-metal取得的76Ω,降低接触电阻为150 nm直径联系人、“范·德·维恩玛莲说,Imec研究员。“其结果是,我们的碳纳米管互联弹道运输超过24海里,这是五倍的时间比报道到目前为止。”

5 nm, Imec也在开发一个垂直纳米线晶体管,这可能使用传统材料或碳纳米管作为互联。事实上,通过5 nm或更早,这个行业可能别无选择,只能走垂直,进化设备互连技术可以简单地停止扩展。

除了垂直纳米线之外,还有其他的未来选择。一种技术,整体三维集成,涉及一个叠加的过程,调整、相互连接前沿晶体管的基础上形成单一的3 d芯片。使用标准的通过,单片3 d ICs提供连接在特征尺寸小于10000倍堆2.5 d / 3 d TSV技术。

东航Leti技术的主要驱动力之一,最近提出的挑战与单片3 d。顶部晶体管热预算必须限于保护底部场效应晶体管。换句话说,这个行业必须找到激活技术低于600°C。有鉴于此,CEA-Leti探索几个技术选项,如激光退火的工具。工具308 nm波长较低的短脉冲持续时间是有前途的。目前,固相外延是最有前途的技术。

与此同时,也有更多的传统的方法,即旧standby-stacked死去。事实上,电阻率问题在平面设备最近推动的发展堆叠2.5 d / 3 d芯片用在矽通过(tsv),这些tsv运行是否通过一个或一个单独的插入器死于死亡2.5 d芯片。

但是先进的2.5 d / 3 d芯片堆叠仍有一些挑战。声称做出重大突破的领域,GlobalFoundries最近sub-28nm via-middle TSV集成方案描述节点,它使用一个新的本地互连技术。的方法减轻了高热FEOL所需的预算,从而让tsv降低热预算。

在28 nm,第一个BEOL金属放在TSV,导致一级接触。在新方案20 nm, TSV是使用V0通过电连接到M1层。反过来,这创造了一个两级接触方案。“你如何整合tsv 28 nm是不同于你所做的与其他节点,“罗摩Alapati说,GlobalFoundries方案架构和客户技术主管。“你需要担心的显著变化,如电迁移和应力迁移。”

这个和其他的突破,2.5 d / 3 d芯片可能很快成为主流技术。“技术不是瓶颈了,”Alapati说。“成本可能是一个问题。但是当我们进入批量生产,成本最终会下降。”

不用说,该行业仍在整理7和5 nm的选项。芯片制造商可能需要采取两种不同的路径,包括传统的和2.5 d / 3 d。“RC为王”,应用的沙阿说。“在一天结束的时候,你需要满足钢筋混凝土目标。”

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