2.5 d在哪里?

经过近五年的集中研究、开发、测试芯片和表征,2.5 d仍是许多公司的可能性但很少的现实。怎么花这么长时间,为什么没有这种炒作变成了生产运行而不是测试芯片?半导体工程在过去两个月面试数十人在这个问题上,从芯片到铸造厂EDA和IP公司,在寻找真正的答案。越来越明显的是,并不是所有的答案都甚至完全同步。

投入的角度看,有大量的物质背后的炒作并取得了重大进展。测试芯片产生和初步测试显示性能显著改善,降低电力和产生的关键属性,所有芯片制造商使用评估技术。EDA工具已修改或创建处理从设计到集成、包装和测试,在很多情况下只需要调整为2.5 d架构。此外,最新的测试芯片是不均匀的,这意味着他们不仅是设计来提高产量。

但也有一些意外,警告,以及一些差距,成为明显的这种方法往前移动。首先,有更多的热量被更快的计算生成比大多数支持者最初被认为是由于更好的吞吐量。只是因为它是一个平面配置,而不是逻辑垂直叠放在逻辑,并不意味着热火并没有增加。此外,2.5 d IP和芯片配置需要开发专门为2.5 d。

”的一大变化就是I / O位于芯片,”大卫·麦肯说GlobalFoundries包装研发副总裁。“它必须是双方面对面。这意味着这些变化必须在生产前2年死约1.5。供应链的和必须有信心,他们创造的一切将提高产量和成本。”

虽然这个方法确实提高IP重用,它不仅仅是一个新的包装技术。这是一个建筑加上包装改变。和最重要的是,有新的问题扩展仍未经证实的或未完成的技术,尤其是在处理插入器的制造和供应链在标准的差距。

标准问题
两个最大的问题是通过现在的工作涉及律师。一个关注专利,详细研究了今年早些时候Si2,然后与组织的成员共享。标准组得出的结论是,专利不构成一个持续的威胁,尽管现在有几个案件在诉讼中。出错时,第二个涉及责任和Si2总统史蒂夫·舒尔茨说,这是解决大型专业公司已经加入了铸造厂委员会制定标准。

“大问题之一涉及到是否通过,中间或第一,”舒尔茨说。“根据通过完成时,它可能是负责插入器的铸造或OSAT(外包组装和测试)提供者。我们看到的是,它主要是通过第一这些天,铸造。我们还需要IP标准一致。即使你只有一个EDA供应商描述,他们从合作伙伴可能会增加内存,使用一套完全不同的EDA工具。你不能控制工具流,所以你需要标准的IP。我们首先解决配电。然后我们解决热约束。现在我们正在寻路,不错。”

他说,下一步是在供应链的面积。涉及数据交换的设计流程IP重用,其中一些是由Accellera,以及理解权力的影响和系统级的问题,以便在未来它将帮助缓解与软件驱动程序和操作系统的集成。

技术问题
在技术方面,有许多问题需要解决,特别是一些组件的实际大小。“如果你的记忆高度是固定的,接口是不到,你不会得到任何东西,“哈维尔DeLaCruz说,高级eSilicon工程总监。

硅插入器,这是主要的铸造厂工作,易于使用和发展如果他们体积小。使用硅的一个关键原因是,膨胀系数是相同的,因为它是芯片插入器相连。但对于大型插入器,材料变得稀薄,以至于很难处理。

“小插入器产量好,他们更容易瘦和测试,“说GlobalFoundries麦肯。“我们已经解决了产量较小的插入器的问题。插入器更大产量高,但与十字线的大小是一个挑战来管理翘曲。分划板的尺寸越大,越大的挑战。”

解决弯曲问题的一个方法是通过改变材料。最新的嗡嗡声在这个市场围绕有机插入器,这是灵活的,而不是死板的硅。“有机插入器,成本小于硅和装配成本要小得多,”eSilicon的DeLaCruz说。他说他的公司最新的设计是基于有机插入器,这是更容易使用和不裂或打破在装配过程中。

热也是一个问题。“2.5 d面积小很多,因为没有记忆芯片,“DeLaCruz说。“曾经有不到一个打板系统。现在有数百个,每一点你得到更多的热量。热管理是未来我们必须处理的障碍。”

设计意味着更多的效率计算是在更少的空间。这是类似于finFETs遇到的问题,在低泄漏允许芯片制造商提高时钟速度,进而提高功率密度和再次遇到电力和热能的问题。

但也有一些用插入器扩散热量的能力。有取舍取决于使用的材料和易于处理的材料,根据布兰登Wang硅节奏实现集团工程总监。他说,不像3 d-ics热可以被困在一个包和细晶薄芯片热量转移能力越少2.5 d更容易管理热效果。

进展报告
然而,所有这些问题都得到了很好的理解和解决工作正在进行。现在的问题是谁来跳上这种技术第一这个问题已经漂浮了至少一年。

“动量是相对的,”迈克尔说Buehler-Garcia,口径解决方案营销高级主管导师图形。“客户tapeouts所做的,他们看着解决方案的ROI,目标成本的解决方案,他们已经有很多讨论。从我们的工具的角度来看,所有的工作已经完成,不管是20 nm, 16 nm, FD-SOI或2.5或3 d。你仍然会运行相同的金色的列表。更大的未知是与3 d应力影响的TSV。”

事实上,Open-Silicon和GlobalFoundries都展示了2.5 d测试芯片给客户在过去的一个月,和eSilicon正在开发自己的版本。只是从收益率的角度来看,有大的收益从2.5 d因为收益率总是更好的小死模拟,数字和内存不需要挤到同一块硅。从功率和性能的角度来看,这些数字仍在量化。

“我们的目标是把更多的记忆芯片和接近死亡,”史蒂夫。史密斯说,产品营销高级总监Synopsys对此AMS验证。“这是也使2.5 d如此有吸引力的。”

堆积死还增加了很多机会在EDA行业,从布局到测试网络的IP在芯片内。“连接越多,机会越大,”库尔特·舒勒说,在Arteris营销副总裁。“很简单,当有两个死于同一家公司,但是当你得到芯片外通信变得更加困难。它也改变了价值链。”

结论
与3 d-ics,已推出多年,体积2.5 d芯片出货量将在明年年底准备就绪。大多数行业观察家和铸造厂相信一旦开始加速,这将是快速的,可能基于28 nm数字技术与older-node混合模拟技术。芯片制造商可以避免多模式同时也收获能力,性能和面积堆死的好处。

最大的问题是当过渡实际上开始。一些公司正在困难的赌注会很快因为搬到16/14nm finFETs和商业上可行的EUV不可用的流程节点。但技术采用时间框架是出了名的难以预测。这是一个受过教育的赌博,由坚实的工程进展,标准的努力和支持从不同的细分市场。然而,时间仍然是最大的未知。