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规模化的正确路径是什么?

随着成本的增加,新的架构和封装方法越来越受欢迎,但缩小的功能仍然在发挥作用。

受欢迎程度

先进节点上传统芯片扩展的挑战越来越大,这促使业界更加认真地考虑未来设备的不同选择。

随着业界制定5nm及更远的计划,规模化仍在名单上。但不那么传统的方法也变得更加可行,并获得了更多的关注,包括先进的封装和内存计算。一些方案已经有了,而另一些方案仍在研发阶段,需要更多的资金才能启动。有些可能永远不会工作。

然而,该行业正在寻找解决方案,无论是涉及IC扩展还是新方法。

几家芯片制造商和代工客户正在追求芯片规模化。为此,芯片制造商正在加紧研发10nm/7nm工艺,5nm和3nm工艺。但在每个节点上,成本都在上升,这意味着只有少数财力雄厚的人才有能力迁移到下一步。此外,在每个节点上扩展的好处都在减少,传统的方法不再适用于所有设备。

就连创造了摩尔定律(Moore’s Law)的英特尔(Intel)也开始着手解决这些问题,并在向5G、人工智能和机器学习转变的过程中重新思考芯片的开发方式。

“在前几代人,答案是晶体管密度和摩尔定律将在解决计算问题方面发挥主导作用,”Raja Koduri说,该公司的核心和视觉计算高级副总裁英特尔.“但随着流程节点转换的速度较前几十年有所放缓,摩尔定律的本质是继续提供新技术和能力来满足现代计算的需求。的信息摩尔定律不仅仅是晶体管,还有晶体管、架构研究、连接进步、更快的存储系统和软件的结合,共同推动它向前发展。”

这并不是说英特尔或其他公司已经停止扩张。但除了单片设备扩展之外,该行业正在寻找新的方法来推动球向前发展。例如,越来越多的实体正在支持小芯片模型。英特尔和台积电是芯片的最新支持者。

“在过去的15到20年里,我们所做的就是让最前沿的技术——你所设计的任何产品的快速计算部分——推动技术的发展,而我们想要集成在芯片上的所有其他东西都随之而来,”英特尔的首席技术官大卫·弗里德(David Fried)说Coventor是一家Lam研究公司.“你可以做你的I/O电路,你的低速数据路径,内存,节能。好吧,这将是先进的技术,但这并不是我们为什么要把先进技术放在第一位。我们仍然在做类似的事情。许多这些高端应用程序仍在推动前端技术的发展,但我们将转向异构集成,而不是仅仅拖着内存前进。不只是I/O或者模拟部分,我们要做一些3 d把它们堆叠在一起。所以一切都是定制的,但这只是因为我们已经停止了把他们拖进最先进的技术。”

在这种变化的环境中,芯片制造商和代工客户必须密切关注各种制造和相关选项,以实现未来的设备。有些人可能会使用不止一种选择,因为没有一种技术适合所有应用。当然,并不是所有的节点都会迁移到高级节点。

主要选项包括:

  • Gate-all-around。一种新的晶体管类型,目标是在2020年达到3nm。
  • 单片3 d。晶体管相互堆叠的方法。
  • 近内存和内存计算。近内存将内存合并到一个包中。内存有多种含义,但在某些领域,其思想是在内存中执行计算任务。
  • 先进的包装。这个想法是将模具集成到一个包中。Chiplets就属于这一类。对于小芯片,库中有一个模块化芯片(或小芯片)菜单。然后,将小芯片组装到一个封装中,并使用模对模互连方案将它们连接起来。

进入全能大门
半个多世纪以来,增长引擎一直围绕着摩尔定律(Moore’s Law)运转。摩尔定律指出,晶体管密度每18至24个月就会翻一番。根据摩尔定律,芯片制造商在这段时间内引入了一种新工艺,以降低每个晶体管的成本。

在每个节点上,芯片制造商将晶体管规格扩大0.7倍,使该行业能够在相同功率的情况下实现40%的性能提升,并减少50%的面积。这个公式一直持续到20nm,直到传统的平面晶体管由于技术问题而耗尽了动力。作为回应,英特尔转移到了finFETs在22nm,其次是代工厂在16nm/14nm。在finfet中,电流的控制是通过在翅片的三个侧面各安装一个栅极来实现的。

据分析师称,在14nm之前,每个节点的价格/性能都提高了30%。从14nm到10nm,提高了20%以上,在10nm以下提高了20%以上。分析人士称,在3nm芯片上,芯片性能提高了约20%。

然而,该行业被迫从平面转移到20nm的finfet。行业面临的问题短通道效应以及20nm工艺的其他问题。换句话说,finfet解决了这些问题,但如果你在每个节点上都得到传统的扩展改进,这是有争议的。

finfet确实以更低的功耗提供了更高的性能,但在每个节点上扩展它们变得更加困难。因此,完全扩展节点的节奏从18个月延长到2.5年或更长时间。此外,很少有代工客户有能力转移到高级节点。根据IBS的数据,IC设计成本已经从28nm平面器件的5130万美元跃升至7nm芯片的2.978亿美元和5nm芯片的5.422亿美元。

“PPAC(功率,性能,面积,成本)在领先领域的扩展正变得越来越复杂和昂贵,”杨攀,公司先进技术开发副总裁林的研究.“随着工艺复杂性的增加,必须通过先进的工艺控制来管理工艺之间的交互,以减少变化。”

随着时间的推移,市场分裂成两个阵营。其中一个涉及不需要finfet或买不起finfet的IC供应商。这包括模拟、混合信号和射频,它们使用成熟的工艺。这个市场正在蓬勃发展。

例如,一些铸造厂提供finFET工艺。然而,对40纳米及以上成熟工艺的需求强劲。“联华电子对成熟12英寸制程的需求很高,”该公司联席总裁Jason Wang表示联华电子.“随着5G、物联网、汽车和人工智能的新应用需要这些技术,我们预计在可预见的未来,推动这一需求保持强劲的市场条件。”

即使是200毫米晶圆厂的产能和芯片仍然有很高的需求。“对于8英寸的前景,我们必须保持乐观和谨慎。我们很有信心,我们将在2018年第四季度保持满负荷运转,”王在最近的一次电话会议上说。

第二个阵营涉及那些持续扩大规模并需要高性能芯片的公司。“摩尔定律(Moore’s Law)肯定在放缓,但我相信,到处都将继续创新,让这种趋势持续一段时间,”三菱汽车(mitsubishi electronics)首席执行官藤村昭(Aki Fujimura)表示d2.“无论如何,毫无疑问,我们需要更强大的计算能力。大约10年前,就有一些关于我们如何不再使用更多计算能力的讨论。现在没有人再谈论这件事了。”

多年来,IC缩放一直是提高晶体管密度和实现高性能芯片的主要方式。如今,7nm是最先进的工艺。大多数人认为,7nm将是一个长期运行的节点,因为它为大多数应用程序提供了足够的PPAC。

尽管如此,台积电计划在2020年将finFET扩展到5纳米。但finfet可能会在5nm时耗尽动力,这意味着该行业将需要一种新的3nm或左右的晶体管类型。

转向一种新型晶体管并不简单。它需要新的工具、材料和集成方案。此外,3nm的IC设计成本将是天文数字,所以最大的问题是是否有人会迁移到这个节点。

“最初,会有一些常见的公司使用3nm技术,比如英伟达,赛灵思公司,苹果和三星Semico Research分析师乔安妮·伊托(Joanne Itow)说。“一旦他们把所有的问题都解决了,你就会看到的Qualcomm联发科(MediaTek)、AMD、英特尔(Intel)等公司也纷纷加入。”

该行业一直在研发下一代晶体管,对于3nm,它已经将领域缩小到两种技术,纳米片和纳米线fet。两者都被归类为gate-all-around技术.他们在结构的四个侧面安装了一个栅极,可以更好地控制电流。

纳米片FET是目前最受欢迎的。它具有比纳米线更宽的通道,可以实现更大的驱动电流。此外,纳米片是finFET的进化步骤,这意味着它使用了许多相同的工艺步骤。在一个nanosheet,一个finFET被放置在它的一侧,然后被分成独立的水平部分,这些部分组成了通道。每个通道周围都有一个门。

2017年,三星推出了所谓的多桥通道FET (mbcet),这是一种纳米片FET。三星的mbcet以3nm为目标,计划于2020年投产。英特尔和台积电尚未宣布除finfet外的计划。

在最近的IEDM会议上,三星首次展示了mbcet的成果,并表示已经开发出了一种功能强大的SRAM设备。“已经证明了mbcet与finFET相比的三个具有代表性的优越特性:在较短的门长下,具有65mV/decade次阈值摆动的更好的门控制;更高的直流性能和更大的有效通道宽度在参考足迹;以及可变纳米片宽度的设计灵活性,”三星研究员金钟裴(Geumjong Bae)说。

纳米片FET使工业界能够改变器件中通道或片的宽度。例如,具有更宽薄片的纳米片FET提供更大的驱动电流和性能。较窄的纳米片驱动电流较小,但所占面积较小。

总而言之,纳米片fet使行业能够在finfet撞墙时扩展设备。但纳米片只提供了边际的门间距缩放优势。设计成本是另一个大问题。

什么是单片3D?
该行业也一直在研究替代方案,包括单片3D——有时也被称为3D顺序集成。

简单来说,就是在一块基板上开发一层晶体管。晶体管的类型取决于应用,但你可以使用模拟、逻辑或内存。然后,你在另一个基板上开发另一层晶体管。这两层通过微小的互连连接在一起,最终形成一个3D单片设备。据Imec称,该技术已证明可将设备面积减少50%。

DARPA、Imec、Leti和其他公司正在研发这项技术,尽管目前尚不清楚它何时会出现在市场上,因为有几个挑战需要解决。例如,顶层需要在500°C左右的温度下进行各种工艺步骤。否则,顶层会使底层退化。因此,该行业需要能够在较低温度下工作的工具,这一直是主要的障碍。

有进展的报道。例如,使用温度为520°C的3D顺序过程,Imec将两层finfet堆叠在一起。finfet具有45nm的间距和110nm的栅极间距。


图1:finfet在finfet上的堆叠Imec

在顺序加工中,你有一个基于大块CMOS或硅绝缘体(SOI)技术的衬底。然后,在基板上构建两层(底层和顶层)。在流程中,首先用一层晶体管构建底层。

“你构建了设备的第一层。我们用的是大型finFET,但也可以是任何一种技术。Imec

然后,在该层上处理一级互连。下一步是用一层晶体管制造顶部。底层和顶层结合在一起。

这并不局限于finfet。“这真的取决于应用程序。它可以是CMOS逻辑单元上的CMOS逻辑单元。或者它可以是另一种应用,比如射频逻辑,传感器逻辑,内存逻辑,或逻辑内存,”Vandooren说。

与此同时,Leti一直在研究类似的技术,并在最近开发了一些新功能。首先,Leti展示了一种用于顶级晶体管的低阻多晶硅门。该层使用纳秒激光退火工具进行处理,该工具在更高的温度下工作,而不会影响底层。研发机构还开发了500°C的epi工艺。它还开发了其他工艺。

“这种集成方案提供了广泛的应用,包括:1)增加设备扩展之外的集成密度;2)实现神经形态集成,其中RRAM位于顶层和底层之间;3)实现智能传感阵列的低成本异构集成,”Maud Vinet说Leti

内存中的处理
还有其他方法,即使用以内存为中心的技术。今天的内存层次结构很简单。SRAM集成到处理器中用于缓存。DRAM被用作主存。磁盘驱动器和基于nand的固态存储驱动器(ssd)用于存储。

在系统中,数据在内存和处理器之间移动。但有时这种交换会导致延迟和功耗,这有时被称为内存墙。

DRAM就是罪魁祸首之一。DRAM的数据速率在带宽方面已经落后。

该行业多年来一直致力于解决这一问题。最新的解决方案涉及两种技术:近内存计算和内存计算。Lam的Pan说:“近内存计算和内存计算的增长趋势将推动集成逻辑(数字和模拟)和新内存的新架构。

近内存计算并不新鲜。它涉及到积分高带宽内存(HBM)封装,实现更快的数据访问和更低的功耗。例如,在一个2.5 d包中,供应商可以将图形处理器和HBM集成在一起动态随机存取记忆体die在彼此的顶部,以支持更多的I/ o。

内存计算,有时也被称为内存处理,也正在兴起。这个概念对不同的人有不同的含义。在某些领域,内存计算涉及在内存和/或在数据存储位置执行计算的过程。

这个想法已经存在多年,但早期的努力没有达到预期效果。如今,芯片制造商、初创公司、研发机构和大学都在研究这项技术,并取得进展。

他说:“这个方向已经出现了一些产品。内存计算现在正在使用现有的内存技术。这些产品是专门为这些应用而开发的。这将推动内存应用领域出现更多细分市场。应用材料

例如,初创公司Mythic最近推出了一种矩阵乘法内存架构。它使用模拟电流和闪存在存储单元内执行计算。

Mythic采用了40nm工艺。Mythic的首席技术官戴夫·菲克(Dave Fick)在一篇博客中说:“实际上,Mythic已经让进程缩放的时钟倒退了。”“当其他系统设计师正在努力从7纳米到5纳米时,Mythic将扩展到28纳米。”

Mythic和其他公司正在使用这项技术来驱动神经网络。在神经网络中,系统处理数据并识别模式。它匹配特定的模式,并学习哪些属性是重要的。

神经网络由输入层、隐藏层和输出层组成。数据被输入到输入层,然后在隐藏层用一组系数进行处理。根据人工智能初创公司Skymind的说法,这会使用加权系统放大或削弱输入,“从而为算法试图学习的任务的输入分配重要性。”

问题是数据交换有时很慢,而且耗电。来自亚利桑那州立大学的博士生、IEDM论文的主要作者孙晓宇(音译)说:“为了克服这一挑战,有人提出了内存计算,即在数据存储的位置进行计算,以加速计算。”这篇论文是由圣母大学和佐治亚理工学院共同撰写的。(Sun已经转到佐治亚理工学院。)

然而,使用现有内存有一些限制。Sun说:“由于不希望出现权重更新不对称/非线性和有限的比特精度,现场训练精度遭受了不可接受的退化。”

而不是使用现有的内存,亚利桑那州立大学,圣母大学和佐治亚理工学院正在探索使用2T-1C铁电场效应晶体管(FeFET)存储技术。Sun说:“我们提出了一种新的混合方法,我们使用调制的FeFET的‘挥发性’门电压来表示仅在训练期间用于对称/线性更新的最低有效位,并使用FeFET的非挥发性极化状态来保存用于推断的最高有效位的信息。”

其他人也在研究这项技术。例如,Leti正在开发使用RRAM的内存计算,而三星则在使用MRAM。现在判断哪种技术会占上风还为时过早。

“关于内存计算的定义,你会得到不同的答案,这取决于你问谁,”应用材料公司的Lee说。“虽然以内存为中心的计算仍处于早期阶段,但显而易见的是,内存任务的传统边界正在变得模糊。”

另一种内存计算技术类型称为神经形态计算。简单来说,神经形态计算为深度学习应用程序提供了大规模并行模拟计算。“神经形态记忆更持久。候选者更像是ReRAM和新记忆,尤其是丝状ReRAM。其他类型的记忆,包括相变记忆,可以用于神经形态计算。”

Chiplets躁狂
先进的封装已经在市场上取得了进展,作为芯片缩放的替代品。几十年来,不同的方法在小众应用中以有限的形式被使用。成本一直是主要挑战之一,但随着行业朝着异构集成的方向发展,这种情况可能会发生变化,异构集成包括在一个IC封装中放置多个芯片。

“包装技术的演变是由摩尔定律的放缓所推动的,”Pieter Vandewalle说,该公司的ico部门总经理KLA-Tencor.“这促使IC设计人员在芯片和封装设计上进行工作,以优化电气和热行为,并最终定义整个封装的性能。”

有几种实现多模包的方法,如2.5D/3D和扇出。举个例子,Amkor和GlobalFoundries最近发表了一篇关于22nm FD-SOI器件的论文,该器件被封装在先进的晶圆级封装中。两家公司设计了一种测试车辆,目的是研究包装的芯片与电路板的相互作用。

“最近,晶圆级封装的需求很高,特别是在移动设备应用中,作为一种实现小型化的途径,同时保持良好的电气性能,”三星电子的封装工程师Jae Kyu Cho说GlobalFoundries在最近的一次活动中。22nm FD-SOI技术平台是一种先进的硅节点,用于节能应用,可提供类似finfet的性能。结合这两种技术将使其对各种市场更具吸引力,如5G毫米波、物联网、可穿戴设备和汽车。”

最近流行的是小纸片。在芯片中,像乐高积木一样将不同模块组合在一起的想法已经被讨论了很多年,但很少有人实现它。

现在,各种应用程序的小芯片正在形成势头。例如,机器学习等计算密集型专业应用正在激增。这推动了对特定领域架构(如硬件加速器)的需求。

不用说,这些设备必须是经济上可行的设计和制造。这就是小芯片适用的地方。GlobalFoundries ASIC子公司Avera Semiconductor总经理Kevin O 'Buckley表示:“为了满足当前和未来的增长需求,供应商需要一种更有效的方法来满足广泛的数据中心应用需求。”

小芯片只是摆在桌面上的一种选择。芯片缩放和其他方法也仍在发挥作用。这个行业可能需要不止一种选择。

和以前一样,它可以归结为成本、性能和功率。该行业才刚刚开始解决这些问题。尘埃落定需要时间。

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1评论

艾伦·H·拉萨法 说:

谢谢你!读你的文章总是鼓舞人心的。本文指出了开始新的复兴,以指导新技术的寻径。
我们不能一遍又一遍地重复使用50年的老概念来限制或否定比例因子。

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