为不同的应用程序不同的选项和福利。
随着互联网和多媒体电子产品小型化集成电路的形式已经成为我们生活不可或缺的一部分。以确保其长期运行和可靠性,集成电路的快速发展不仅取决于进步在芯片的设计和制造,而且它的包装。
作为消费者和通信电子的市场需求继续增长,扇出包装已成为近年来日益青睐的市场。扇出包装保持体积小和轻量级的优势WLCSP同时确保其良好的电和热导率。同时,连接和固定针超越更大的芯片设计的灵活性和造型材料的两侧和底部墙芯片提供有效的操作随后保护和提高可靠性。
通过晶圆扇出包装需要重组,这期间需要放置在芯片设置的位置。然而,芯片的位置放在经常偏离设定的位置,因为轻微的不准确的放置机器和热成型材料和芯片之间的压力。这抵消影响随后的光刻对准和RDL路由。此外,重组的后续生产晶圆包括成型材料,芯片,隔热层,和金属层,这是由不同的材料,这些材料的扩张与收缩和热与冷会导致晶片翘曲。
严重时,晶片弯曲甚至可能结束后续流程。这些提到的问题是重要的因素在设计包装时,尤其是对小芯片扇出包装。在晶片调整过程中,抵消的位置可能发生因为软弱,缺乏有效的焊接区域,和翘曲的问题可以减少传统包装扇出比率(包大小/芯片尺寸)和有效面积。这种抵销在multi-chip情况更严重。因此,设计小型大扇出比通过传统的扇出包装过程仍然是一个挑战。
解决这些问题,提高包装设计的巧妙和灵活性,项目(包)封装芯片技术已被引入。项目技术是一种先进的chip-first和面包装过程,与其他包装使用晶片调整成型化合物的过程。该项目进程使用层压成型的电影,而不是传统的液体或粉末成型化合物。此外,纹理过程取代了晶片成型过程超薄芯片的包装。纹理过程允许重组晶片实现高度的平面度,避免蛀牙的晶圆。此外,而不是使用液体或粉晶片成型化合物,它还可以有效地减少芯片,实现小型弥补问题,大扇出比包装。
此外,由于独特的ECP的过程和低模量的特征纹理电影,硅支持重组晶片的背面可以有效降低其翘曲和克服弯曲相关问题。
项目技术不仅可以扇出,单片机和multi-chip包装,也确保了五方包保护。它有一个小尺寸和大扇出率,并能有效地克服薄片弯曲问题。
项目包装技术的优点
项目包装技术,传入的芯片是首先变薄,然后分成一个芯片上。与芯片朝下,放在承运人硅与双面电影通过一个拾起并定位焊接的过程。然后覆盖着一层芯片成型薄膜达到五方保护芯片。这后,硅片需要支持结合电影背后的纹理。最后,承运人,硅片被获得重组芯片。RDL路由和碰撞过程,完成最后的包装形式是通过研磨。保税晶片支持整个制造过程,直到磨,当支持硅片可以有选择地从包装中删除。图1显示了传入的芯片和最后一扇出ECP包装过程。
图1:扇出ECP的芯片和最终的方案。
ECP处理可以最终实现一个超薄厚度的包200μm没有暴露的筹码。此外,包装的身体结合的背后支持硅还可以有效提高抗弯强度和机械散热。项目技术增强了WLCSP扇入包装达到最小的便携式包装尺寸最低的生产和测试成本和主要用于产品小的I / O销项。侧壁和底部成型的保护,有效防止包机械应力和外部环境变化。
图2:扇出ECP包装。
ECP打包应用程序
ECP等技术主要用于应用程序集成包装、光屏蔽、机械保护和可靠性提高,体积小包装和multi-chip包装。特别是单片机扇出包装技术有效地降低了成本。
如图3所示,芯片尺寸WLCSP包需要0.8毫米x 0.8毫米由于I / O的数量限制和最小的针距要求。然而,尽管会议的数量和间距包针,芯片尺寸设计的扇出ECP包装技术可以进一步减少到0.55毫米x 0.47毫米。芯片的数量在每个硅片也至少增加一倍。WLCSP相比,项目可以有效地降低客户的总成本。
图3:小尺寸WLCSP和扇出ECP包装。
周围的层压材料芯片起机械保护作用,防止他们破碎在随后的转移过程。扇出的小型项目在这个应用程序包是一个额外的优势。
图4是一个射频模块包由扇出项目实现技术,整合不同数量的各种功能集中到一个单一的芯片方案。这建立电路连接芯片和准备方案系统性的功能。
图4:Multi-chips扇出ECP包装
项目包装技术后,JCET也钻研多维扇出集成技术XDFOI (X-Dimensional扇出集成,XDFOI)。XDFOI采用2.5 d TSV-less技术,最低RDL线宽/空间距离可以达到2 um / 2嗯和适应多RDL层来实现各种二维、2.5维或三维异构包。2.5 d TSV包相比,它允许更灵活的结构设计以更低的成本和更好的性能和可靠性。这是高端产品如FPGA的一揽子解决方案,CPU、GPU, ASIC, APU,人工智能,网络通信,和5 g通信芯片,以及chiplets和异构集成包(臀部)。
图5:Multi-chips XDFOI包装。
展望未来,随着集成电路产业的持续增长,JCET集团将继续开发新技术,优化其产品,并不断扩大其创新和服务能力。
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