额外的电路要花钱，降低性能，增加功耗。但究竟能削减多少呢?

当人们被问到这个问题时，他们要么会产生抵触心理，要么会将其视为展示自己架构、设计过程或IP优势的机会。知识产权供应商也是如此。另一些人指出，浪费的整个概念有点奇怪，因为它是试图以合理的成本将足够好的产品推向市场的自然副产品。

芯片制造商有意利用额外面积的原因有很多:

•加旁注．增加额外的电路要花钱，但它可以让芯片制造商缓冲时间问题或过程可变性。
•成熟．使用经过硅验证的IP可以降低风险，即使它可能提供比所需更多的功能。
•可扩展性．在新的或竞争激烈的领域，留出空间和连接钩子来集成其他功能至关重要，因为在这些领域，芯片可能在进入市场之前就已经过时了。
•灵活性．应用程序处理器可能是执行给定功能的效率最低的方法，但它们提供了安全性、灵活性和可扩展性。
•不断发展的标准．在新的或不断发展的市场中，标准的变化几乎是不可避免的，例如汽车或通信市场。从长远来看，在不完全重做芯片的情况下坚持不断更新的标准的能力可以节省时间和金钱。

尽管如此，几乎所有人都同意浪费是可以减少的。问题是要多少钱，要多少钱。

浪费与经济
“在整个设计中，很少有人能说，‘我完美地使用了所有的逻辑，使用了所有的内存，’”史蒂夫·门索尔(Steve Mensor)说Achronix．“考虑一个FPGA在黑板上。公司可能只使用了它的一半功能，而另一半功能要么对它不感兴趣，要么他们无法找到合适的资源平衡来获得更高的利用率。”

浪费的概念必须用正确的术语来定义。

“作为一个知识产权作为供应商，我们正在努力实现利润最大化，我们的客户也在努力实现利润最大化。Flex Logix．“他们希望获得尽可能优化的IP，但尽量减少浪费并不是他们的目标。我们要尽可能地接近他们想要的东西，同时考虑其他重要因素，如成本、可用性以及IP是否在硅领域得到验证。”

，首席执行官Mobiveil秒证明的IP值。“在物理知识产权空间，工作的价值比优化的设计更重要。如果有人的IP在正确的技术流程中运行，那么即使他们的要求略有不同，他们也很可能会选择在硅中得到验证的IP，即使它可能不是最适合他们的。”

不同设计类型的经济效益差异很大。“为了降低风险，市场上有很大一部分人愿意接受浪费。Codasip．“那些以九位数预算和1500万至2000万美元掩模套件制造10nm设计的公司无法承担风险。你越深入到高级集成电路设计中，你所能承受的风险就越小。这与新兴市场形成了鲜明对比物联网市场。对他们来说，进入市场比风险更重要，他们不可能比竞争对手晚6个月发布产品。我们也看到一些人真的很在乎低功耗和高安全性。”

IP选择和配置
选择正确的IP是等式的一部分。该公司营销副总裁Ranjit Adhikary指出:“正确选择一个IP并使其合格需要花费大量时间ClioSoft．“一个糟糕的IP选择可能会在之后的流程中造成问题。必须很容易比较各种IP及其配置，以查看细微差别，如代工厂，谁使用这个IP，使用它的芯片是经过硅验证的，开放问题的数量等。为不同的应用程序创建大量具有不同配置的ip，要求有一种机制对它们进行分类。”

对于IP提供者来说，可配置性至关重要。“可配置性是确保客户可以创建最佳设计的关键，”的IP事业部总经理说Silvaco．“然而，可配置性会给开发过程增加大量成本，因为所有角落都必须得到验证。此外，我们必须努力让客户知道如何正确配置IP，例如，确保检查了所有参数的依赖关系。”

可配置性成为一个挑战并不罕见。“我们为我们的DDR控制器提供了一个实用程序，这是一个探索工具，允许客户根据他们的流量模式、地址映射以及他们的面积/功率/延迟要求来探索不同的实现，”Navraj Nandra说Synopsys对此的DesignWare模拟和MSIP解决方案集团。“他们可以在工具中输入大约20个参数，它将提供一个优化的片段RTL对于控制器。如果没有这种工具，客户将很难拥有量身定制的IP。”

选择这些参数可能会变得非常复杂。Mobiveil的Thummarukudy表示:“客户通常会有吞吐量要求、面积要求、功率要求，还可能有一些具体的要求，比如车道数量。“但我们是每种协议的专家，因此我们根据客户的要求配置IP。所以控制器空间的浪费比其他类别要少。”

在许多情况下，用于IP配置的实用程序可能变得和IP本身一样复杂。

Nandra补充道:“我们不想让IP有太多的配置选项，所以我们以自下而上的方式向工具添加配置。”“这意味着我们正在获得系统知识。为了能够进行这些构型你必须知道参数的作用。所以IP和工具都变得越来越复杂。这样，我们可以配置IP，我们的客户也可以。”

要做到这一点，就需要仔细设计IP。“最大限度地减少知识产权浪费依赖于知识产权架构师的天然智慧，”该公司营销副总裁格雷厄姆·贝尔(Graham Bell)说Uniquify．架构师寻找可伸缩和可扩展的架构，并提供所需的性能。新的创新架构成为知识产权公司的宝贵资产。”

但是可配置性是有限制的。“对于NoC设计，我们意识到我们无法使用现有HDLs的参数化功能，”at的CTO说超音速．“我们开始使用其他编程语言对RTL进行注释，以管理灵活性和可配置性，这样我们就可以有选择地启用特性并避免浪费。”

其他人则指望编译器来创建高效的IP。“编译器可以用来生成最佳的IP块，”的IP部门董事总经理Farzad Zarrinfar说Mentor是西门子旗下的企业．例如，编译器可以在架构级使用，使客户能够执行速度、面积和功率的权衡分析。或者，如果不需要冗余等特性，编译器会消除它，并提供尺寸减小。”

萨维奇承认，底线是“从硅成本的角度来看，可配置IP永远不会像定制IP那样高效。”“这样做的好处是，使用可配置IP将产品推向市场更便宜、更快、更安全。”

Synthesizable IP
一个自然的扩展可能是将IP迁移到更高的抽象，但有几个相关的问题。”高级设计一直受到阻挠，其中一个原因是语言，”Codasip的Ganousis说。”SystemC是一个伟大的验证语言，但是硬把它变成一种实现语言已经被证明是困难的。一种解决方案是降低语言的难度，直到你可以综合它，但这样做会失去语言的很多力量和能力。此外，对于大多数RTL人来说，如何编写一个非常简洁的模型的艺术是短暂的。”

在其他领域，技术是缺乏的。温加德解释道:“综合就是试图最大化某些目标功能。“问题是，目标函数的性能SoC不是用代数来描述的。因此，我可以有一个综合引擎，它可以围绕一组延迟约束进行优化，甚至可能是一些吞吐量约束，但这些约束并没有考虑内存控制器的实际行为，因为a的实际吞吐量动态随机存取记忆体控制器依赖于地址模式、突发长度和与之交互的组件的时域行为。我们还没有发现任何一种合成算法可以应对与满足芯片性能要求相关的最基本挑战。”

艰难的IP
硬IP通常与行业标准接口相关。“到目前为止，一级IP供应商都是这方面的专家，”at design IP Group的设计工程总监Tom Wong表示节奏．“我没有看到任何一家供应商在相同的代工流程节点上部署相同的IP，这与竞争对手相比明显更好。硬IP中重要的是设计边际、质量、成熟度和成熟的技术。”

在这个层面上有很多方法来区分。Synopsys的Nandra解释了为什么外形因素可以成为一个区别:“大型应用处理器试图在芯片边缘放置大量接口IP，而它们的I/O是有限的。他们的大头针用完了。减小特征尺寸没有帮助，因为你没有添加引脚。这些客户希望phy又高又细，这样IP的纵横比就不会占主导地位。在数据中心市场，它们都是关于性能的，并在其芯片的顶级上使用复杂的bump计划。他们希望IP既宽又短，这样信号和接地引脚就能匹配顶层金属的再分配层。”

Cadence的Wong补充了另一种差异化方式。“在某些情况下，开销可能会插入组合DDR/LPDDR PHY，其中单个PHY可以支持DDR3/3L、DDR4和LPDDR3/4接口。这样做的好处是，您可以在SoC中向后和向前兼容，这些SoC可能会在市场上存在五年或更长时间。您可以根据价格交叉发生的时间来连接不同类型的内存，因为一种内存类型过时了，而一种新的内存实际上更便宜。在SoC中使用组合内存PHY可以延长芯片的生命周期。”

在某些情况下，一个模具可能是多个产品的核心。Mobiveil的Thummarukudy补充道:“设计可能会有额外的SerDes，用于多种包装替代品或不同的价格点。“这又是一个经济决策。”

PHY还可以与控制器集成，以额外节省。Nandra补充道:“当你将两者集成时，就互操作性要求而言，它消除了PHY和控制器之间的所有浪费。”“完整的解决方案减少了门的数量，我们已经看到了一些例子，这可以提供20%的低延迟和更小的面积。”

增加鲁棒性
把一切都推到极限并不总是最好的方法。Thummarukudy指出:“设计的许多方面都是根据经验法则进行的。“他们可能会要求30%的空闲时间，这样他们就可以提供一个时间缓冲。这可以解决物理设计期间的挑战或处理过程可变性。这是浪费吗?我认为这更像是物理设计或过程相关问题的保险。”

危险在于增加太多。“我可以在处理器和内存之间为我的系统指定足够的缓冲，这样即使内存负载最大，并且在处理器和内存之间流动的事务上有最大的延迟，我也可以覆盖处理器可以发出的任何数量的事务，”Wingard解释道。“如果我的平均内存延迟足够短，以至于更少的事务就足够了，那么我就过度设计了。人们什么时候决定这是值得的?如果你为一般情况设计芯片，那么这可能行不通。当你遇到争用时，事情会变慢，你会在一段时间内低于你所需要的资源，如果你没有建立一些多余的容量，那么你可能永远都赶不上。所以你必须做一些过度设计，而性能架构中的技能是识别多少是合适的。”

调整规模很重要，定义现实的场景或用例是确保满足重要性能需求的一种方法。“新兴的便携式刺激标准将为系统架构师提供一个有价值的工具，能够定义重要的场景。Breker．“这些用例可以作为验证团队的起点，并验证实现是否符合规范。”

建筑垃圾
除了合理调整互连结构的大小外，架构师还必须提供适当的处理能力，这正成为一项更加困难的任务。Achronix的Mensor指出:“cpu基本上已经饱和了，尽管它们仍在按照摩尔定律沿着曲线向上移动，但比以前慢了很多。”“单核性能基本上已经达到极限，在不降低改进的情况下可以增加的核数量是有限的。所以存在一个上限。”

一些公司正在寻找更好的处理器。“指令集架构(ISA)影响基于处理器的设计的面积和功耗，”Uniquify的Bell说。“新的RISC-V ISA允许定制，只提供设计中所需的指令。通过消除冗余指令和硅，这意味着更低的功耗和更小的面积。”

加诺西斯补充说:“为了消除浪费，你必须抛弃那些什么都不做的晶体管。他们泄漏。你必须意识到没有EDA公司或代工厂想要消除浪费。如果你为客户争取利益，你就会得到与EDA和代工厂不同的答案。”

所有处理器都需要内存，而且内存的大小也需要调整。Flex Logix的Tate补充道:“人们编写自己的C代码，然后他们知道将来会升级这些代码。“他们应该增加多少内存?”这是一种风险和回报的情况，花费额外的硅提供了更多的灵活性，但在短期内是有成本的。”

有些人甚至认为CPU效率太低，浪费太多。“有大量证据表明，fpga比CPU集群实现更节能，”Mensor说。“cpu是高性能的解决方案，虽然非常灵活，但与使用FPGA实现相同功能相比，它们消耗的功率要高出一个数量级。FPGA的挑战是，当编程时，它的目的是做一个特定的功能，而CPU的目的是做任何功能。它的目的是被编程，而FPGA的目的是在它被编程后运行函数。因此，有部分重新配置和动态配置等方法可以使功能的更改更快、更灵活，但这仍然是少数情况。”

fpga本身提供了一些有趣的权衡。Mensor说:“我们使用标准单元实现FPGA，这样我们就可以更快地实现设计，并且可以覆盖多个处理节点。”“然而，我们确实优化了几个标准单元，比如多路复用器。我们在开关矩阵中大量使用它们，当FPGA编程时，路由改变多路复用器。他们不需要快速地从一种输入切换到另一种，因为他们不经常这样做。这样就可以得到一个非常优化的细胞。”

完全利用FPGA是不可能的。他补充说:“在任何FPGA中，都将增加开销。“虽然设计可能变化很小，但在某种程度上，你可能会接近100%的利用率。这样你就很难确定地点和路线了。你必须有一些开销来保持灵活性。即使是最小的变化也可能意味着没有足够的灵活性来做出改变。”

Tate说，目前的想法是，团队应该增加三分之一的容量，随着时间的推移，他们将获得经验，并了解这是否是一个好数字。

结论
所有的设计都包含着浪费，而快速的进展摩尔定律几乎是在鼓励它。将设计推向市场比优化设计更重要。但那些坚持使用旧技术的人开始面临不同的浪费挑战。合理设计和消除过多的利润成为减少硅面积、功耗和制造成本的一种方法，尽管这将需要更高的开发成本。物联网正在挑战许多“经验法则”，这可能会贯穿整个设计链。

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