晶体管级验证返回

几十年前，所有的设计师都做晶体管级的验证，但当标准单元在门级提供隔离，库提供所需的所有详细信息(如时序)时，他们很高兴地说再见。少数有献身精神的人继续使用这项技术来提供这些模型和库，而那些想要沿着定制或模拟路径大步前进的最激进的设计别无选择，只能继续接受这项技术。

今天，新技术如finFETs例如，由于不断缩小的几何形状带来新的物理效应，以及降低成本敏感器件利润率的愿望，越来越多的人开始深入研究设计，并重新开始使用晶体管级工具。值得庆幸的是，今天可用的工具比以前强大得多，但它们仍然在几个重要方面被推向极限。

对于一直做晶体管级验证的设计师来说，典型的问题是尺寸问题。“对于设计师来说，最大的挑战是处理需要进行的验证数量的指数级增长，同时保持上市时间计划不变或在一个积极的范围内，”Hélène Thibiéroz的模拟/混合信号组高级员工营销经理说Synopsys对此．“不断增加的设计复杂性，由于工艺扩展和向高级工艺节点转移而导致的更大的提取网络列表(功能和电路元素)，额外的功能，以及需要验证的更严格的安全要求，都是显著影响设计周转时间的因素。”

公司的首席技术官兼高级副总裁Bruce McGaughyProPlus设计解决方案对此表示赞同。McGaughy说:“那些一直在做晶体管级别设计的人，比如内存和模拟室，只需要做更多和更大的模拟。”“他们需要捕捉更多的细节，需要进行更多更长的模拟，因为验证不同功率模式和不同类型标准的要求意味着需要进行的模拟数量会激增。”

但情况正在改变，它们正在影响更多的人。at模拟/混合信号公司AE经理Karthik Srinivasan指出:“晶体管级验证的主要挑战是在考虑周围环境的情况下准确预测晶体管本身的行为。有限元分析软件．“技术规模、设计边际和基于建筑的方法在过去的工作中要么过于悲观，无法达到目标，要么在某些情况下可能会错过真正的设计问题。”

正如斯里尼瓦桑所指出的，更大的变化正在发生。

该公司模拟/混合信号组总经理拉维·萨勃拉曼尼亚解释说:“这些变化分为三个方面导师图形．“首先，集成到硅中的功能数量。模拟功能和数字晶体管在极低电流和电压下的操作直接转化为在更大尺寸的电路和块上进行晶体管级验证的需求。其次，人们正在缩小供电电压和电源过程的可变性正在增加。这意味着需要更精确的模型，因为有更多的设备，现在有更多的寄生和变异。这些模型必须考虑到不断增加的物理效应所带来的电冲击。第三，必须进行的分析类型和可用的时间都是巨大的挑战。”

缩小布局也增加了复杂性。Ansys的Srinivasan说:“你可以用几个典型的向量来独立地标记你的块或宏的日子已经一去不复返了。“现在需要在设计、芯片封装甚至整个系统的背景下进行验证。由于技术迁移和更高水平的整合，以前被认为是二级或三级效应的问题在今天变得越来越重要。”

标准库和设计技术长期以来都依赖于边际。“在高级节点上，过度设计的经济和竞争影响变得更加严重，”Yoann Courant解释道Silvaco．“大多数在高级节点工作的设计团队都采用了变化感知设计流程，包括使用先进的蒙特卡罗、统计角、灵敏度分析、高西格玛估计和其他相关技术，以确保充分理解设计边际，并在了解产量方面的潜在影响后进行权衡。”

这些标准库是迭代过程的结果。该公司电路仿真和库表征产品管理总监Hany Elhak表示:“代工的第一个产品是设备模型节奏．“他们进行库描述并创建测试芯片，并根据这些反馈优化泄漏电流、功率和速度的过程。然后他们创建用于表征的新设备模型，从而产生他们测量的其他测试芯片。”

正是在这一过程中，增加了保证金以确保足够的收益率。Elhak解释说:“需要高性能或低功耗的客户倾向于创建自己的库，并针对每种库进行优化。”“他们可能会混合使用，从代工厂获得基础库，但会进行一些修改，或者为某个角落获得特征库，或者为另一个角落获得内部特征库。”

有点讽刺的是摩尔定律也间接地影响了这一点。萨勃拉曼尼亚指出:“在较老的节点上有更多的设计开始。“将有相当数量的设计开始于55纳米和45纳米，甚至130纳米。设计团队现在正试图从这些节点中挤出更多的东西，以便最大限度地利用该节点，而不必转移到更高级的节点。要做到这一点，你不仅要量化你的数字边际，还要量化你的模拟边际。这是新的。我们现在看到人们问这样一个问题:“我如何量化模拟电路的设计余量?”’”

要全面理解这一问题，就必须深入挖掘复杂性增加的原因。

更小的几何图形
有些问题仅仅是因为设备已经降到原子尺寸了。McGaughy说:“前几代人在一个通道的长度上有数百或数千个原子，但今天只剩下数十个。”“对于一个小型晶体管来说，用于阈值电压植入的掺杂原子的数量在几十个原子的范围内。后端流程也在改变，这会影响连接。当你在金属层中获得小尺寸时，它变得更具挑战性，因为它会在金属电阻和电容中产生更大的变化。”

Elhak说:“每个过程都存在差异。“但随着设备的尺寸越来越小，设备对变化的敏感性也在增加。在90nm，分析只需要非常敏感的模拟块。采用14nm工艺，变化分析甚至是数字设计的标准。但这不仅仅是变化。还有其他的影响在这些节点上被放大。电迁移(EM)，老化，MOS晶体管随时间的退化，这是由热效应引起的。”

这增加了对晶体管级模拟的重要要求。在过去，精确的电压波形是必要的，但今天还需要精确的电流波形，以便能够验证功率、热和其他因素。

但还不止于此。McGaughy补充道:“另一个因素是布局依赖效应。“布局本身导致了不同模式之间的巨大差异。你可能有前几代具有相同几何形状的晶体管，它们可以被认为是相同的器件。但由于它们周围的布局，这些晶体管不再相同。”

新设备
“随着从28nm的平面晶体管到16nm及以下的finFET的转变，我们看到了一种新型半导体的转变BSIM这个模型的复杂性已经显著增加，”萨勃拉曼尼亚说。“这些模型是基于方程的模型，复杂性是通过这些模型中方程的数量和类型来衡量的。从平面到finFET，就每个晶体管所需的原始计算数量而言，建模复杂性增加了100多倍。这意味着对于每个晶体管，你需要100倍以上的计算。”

McGaughy解释了这种增加复杂性的原因之一。“栅极现在包裹在通道周围，这是一个3D设备，所以源极和漏极与栅极有更多耦合。当栅极开关时，会产生更多的电荷馈通。在前几代中，我们担心IV曲线的变化，所以如果你能得到正确的阈值电压并理解其变化，那么就有了晶体管IV特性，你就差不多到了。现在，电荷变化是一个重要因素，这使得建模和提取电荷变化变得更加困难。”

也不是关于finfet的一切都是积极的。Srinivasan解释说:“尽管FinFET晶体管提供了高驱动强度，但由于3D FinFET结构，它们的散热性能很差。”“随着设备和电线密度的提高，更高的功耗和局部热效应(又名自热)变得显著，极大地影响了设备和互连的可靠性。”

互连
互连长度随技术规模呈指数增长。Elhak指出:“在新芯片中，互连线非常长，但厚度和深度都非常小。”“这就产生了高电流密度和高工作温度。铜已经取代铝来应对一些技术挑战，但EM仍然是一个挑战。当电子在金属中流动时，首先它们会加热金属，然后对金属施加压力，从而造成损坏。过去，我们只对汽车中使用的非常敏感的模拟块或高功率块进行了分析，但今天无线和可穿戴设备的主流设计正在向高级节点转移，必须考虑到这一点。”

与互连老化相关的可靠性问题是由两个现象引起的——热载流子注入和偏置温度不稳定(HCI和BTI)。热载流子是粒子，获得足够的动能注入到设备的禁区，如栅电介质，然后被困住。这会导致器件中的阈值电压变化和跨导退化。偏置温度不稳定是在二氧化硅层和衬底之间的界面上引起化学击穿，并导致绝对阈值电压的增加和器件的几个属性的退化。随着时间的推移，这两种影响都会导致设备的损坏。图书馆现在需要意识到所有这些问题。

可变性
氧化层厚度和掩膜排列是导致变化的主要原因。Elhak说:“考虑一下氧化物的厚度。“随着它变得越来越小，我们谈论的是这一层中的几个原子，所以厚度的任何微小变化都会导致电流的更大变化，因为电流是电子的平均流动。氧化物越小，对微小的变化就越敏感。面具排列和其他导致变异的因素也是如此。”

使这种变化更难处理的是，这种变化是随机的。在过去，可以合理地假设，靠近的设备将同样受到工艺变化的影响。现在这种情况已经不存在了，它可能会干扰敏感的设备结构，如匹配的对或当前镜像。

在过去，设计师通过添加裕度来处理可变性，但现在对变化参数的敏感性变得更加困难，所以你需要添加更多的裕度。随着设计师们在芯片性能上的竞争，你不能一直添加更多的芯片。你必须分析变化，在设计过程中必须考虑到这一点。

“蒙特卡洛是变异分析的传统方法，”Courant说，“但它的成本太高了，因为为了统计上收敛到可接受的精度，需要进行数千次运行。我们需要先进的蒙特卡罗技术，在小型到大型电路的运行次数方面提供加速。”

萨勃拉曼尼亚指出，有一种趋势是更智能地使用统计技术。“我们还处于起步阶段。人们开始关注并使用一种叫做‘实验设计’的方法。”

对于运行的每一组模拟，就像在一个群体上进行实验，你需要根据你想要测量的东西来选择你需要的群体大小。Subramanian解释道:“为了获得特定类型测量的特定置信区间，人们越来越关注应该运行多少次模拟。”“如果你有五种不同类型的测量，你实际上会定义五种不同类型的实验，以便能够以一定程度的信心捕获这些测量。在设计周期的非常后期，接近定型阶段，你需要一个非常高的置信区间，以确保产品在一定的性能范围内。”

萨勃拉曼尼亚表示，通过观察客户的设计和节点，他们发现模拟的数量和类型都有了显著增加。“我们在其他节点上也看到了这一点，那里越来越需要做更多类型的工作可靠性分析对于电力电子、LED照明或某些汽车电源功能，他们需要更多的模拟，他们正在使用统计技术来帮助管理复杂性。”

标准单元和内存位单元设计是最关键和最敏感的变化。“我们仍然看到一些团队使用简化的统计分析，”Courant说。这些方法包括高斯外推(即使实际分布不是高斯分布)或增加分布尾部的抽样，以期产生更多的失败。我们观察到的典型情况是，一些设计师根据可用的时间和资源尽可能多地进行蒙特卡罗模拟，而实际上并不知道分析的最终精度。”

内存位元一直是晶体管级验证最活跃的用户之一。Elhak说:“电池非常小，通常在6到12个晶体管之间，但它可以重复数百万次。”“这意味着对细胞的任何影响都会乘以重复。今天，存储器设计者必须用非常高的西格玛做密集的统计分析。通常这至少是6 sigma。知道单个单元故障的概率并不能告诉你整个阵列的可靠性。你必须使用蒙特卡罗分析香料还有很多统计技术来简化分析，这样你就可以达到理想的西格玛水平。”

随着迁移到finfet，这变得更加困难。“如果你正在设计一个静态存储器在前几代CMOS中，你可以按你想要的任意W进行尺寸调整，但在finfet中，你无法进行尺寸调整，你只能选择鳍片的数量，”McGaughy指出。“这是优化传感放大器、地址解码字行驱动程序和位单元的限制因素。有限的选择范围使得我们很难针对变化进行优化。”

工具的进步
值得庆幸的是，EDA行业一直在应对这些挑战，在过去的十年中，性能和容量都有了显著的提高。“十年前，如果你说一个晶体管级别的模拟工具可以处理超过500万个元素，这将被认为是荒谬的，”萨勃拉曼尼亚说。“如今，最高容量的spice精确晶体管级验证工具可以处理超过15M到20M的元素。”

Thibiéroz列出了一些工具已经应对挑战的其他领域。“今天，我们有多个测试平台和格式，有数千个模拟场景需要设置和监控。为了提高健康产量，需要进行更多的工艺、电压和温度(PVT)角和蒙特卡罗模拟，并且必须对验证和分析数据进行有效的后处理。”

那么，如何在增加复杂性的情况下提高性能呢?McGaughy说:“这些突破是在并行模拟中取得的进步。”“今天的模拟器是从头开始构建的，以利用并行硬件。针对单处理器的摩尔定律在10年前就停止了扩展，硬件或处理能力的大部分进步都来自于并行。这也意味着数据结构要根据它们所使用的内存数量和在这些硬件平台上的效率进行优化。”

设计技术也在不断变化，这是左移的一个帮助。Courant说:“最常见的技术是在给定项目进度和资源的情况下，通过尽早运行尽可能多的蒙特卡罗样本来识别热点并修复它们。”“使用灵敏度分析或统计角可以帮助提高这一过程的效率。在某些情况下，修正电路可用于降低变异风险。对于布局相关的影响，电路设计和布局阶段必须耦合得更紧密。”

还有更多的工作要做，新的标准必须完成。“主要的挑战是获得正确的水平抽象模型萨勃拉曼尼亚说。“当你为某物建立模型时，你想要表明它与实际的晶体管级模型相比，对重要信号具有正确的精度。第二个挑战是能够有一种方法，允许您进出不同块的每个抽象级别。作为一个简单的例子，你可以有一个锁相环，它有四个或五个不同的块，你可能希望只有VCO作为一个完全提取的晶体管级网络列表，而其他一切都写在一个行为模型中，可以是任何一个Verilog-AMS或SystemVerilogams。”

SystemVerilog-AMS就是其中一项正在进行中的工作。Verilog-A最初创建于1996年，最新版本(2.4)于2014年发布。然而，Verilog不再是一个活跃的标准，这项工作必须迁移到SystemVerilog。此外，目前正在重点研究社区要求的新特性和增强功能，以改进混合信号设计和验证，以及扩展SystemVerilog断言通过模拟和混合信号的设计IEEE 1800小组委员会。