中文 英语

寻找下一个晶体管

为了确定finfet的寿命以及应该用什么来取代它们,人们投入了大量的资金和精力。

受欢迎程度

在短期内,领先的芯片路线图看起来相当清晰。基于今天的finfet和平面全耗尽绝缘体上硅(FDSOI)技术的芯片预计将缩小到10nm节点。但是,CMOS的路线图在7纳米及更远的地方变得模糊起来。

业界一直在探索许多下一代晶体管候选产品,但突然之间,一些技术从拥挤的包装中脱颖而出。例如,在7nm工艺中,领先的竞争者是高迁移率finFET,它利用通道中的III-V材料来提高迁移率。

然后,在5nm,两项技术门全能场效应晶体管和隧道场效应晶体管(TFET)以微弱优势领先。栅极全能被认为是静电学方面的终极CMOS器件,是一种在通道的四面都放置栅极的器件。相比之下,tfet是针对低功耗应用的陡次阈值斜率晶体管。

然而,这场竞赛远未结束。在芯片制造商就以下复杂的下一代选择达成共识之前,还有很长的路要走:III-V finfet;gate-all-around场效应晶体管;量子阱finFETs;硅纳米线;SOI finFETs;和TFETs。此外,另一种方法是采用垂直芯片架构,如2.5D/3D堆叠芯片和单片3D。

芯片制造商可能需要开发多种类型的架构,因为没有一种技术可以适用于未来的所有应用。“答案不会只有一个,”英特尔(Intel)技术与制造集团(Technology and Manufacturing Group)企业副总裁、元器件研究主管迈克尔·梅伯里(Michael Mayberry)说。“有很多不同的答案。他们将针对不同的细分市场。”

不过,英特尔、台积电和其他公司似乎有一项技术略领先于封装门技术。“我们正在努力,”梅伯里说。“这在每个人的路线图上。”

英特尔对TFET也有浓厚的兴趣。其他人有不同的意见。最终的赢家和输家将由成本、可制造性和功能性决定。梅伯里举例说,从理论上讲,最好的晶体管是栅极包裹在碳纳米管上的晶体管。“我们还不知道该怎么做,”他说。“所以,它并不是最好的幻灯片。你可以把它投入到制造业中。”

另一个问题是,该行业是否会保持两年左右的工艺技术节奏。随着更多的经济因素发挥作用,行业可能会以更慢的速度转移到下一个流程节点,甚至可能延长节点的时间。

延长finFETs
2014年,英特尔预计将推出基于14nm工艺的第二代finFET技术。同样在今年,GlobalFoundries、台积电和三星分别计划推出第一代基于14nm级技术的finfet。

各公司也在分别开发各自的10nm finFET技术,但问题是该行业能将finFET扩展到多远?Imec工艺技术高级副总裁An Steegen表示,对于finfet来说,从10nm到7nm节点,栅极开始失去对通道的控制。Steegen说:“理想情况下,我们可以将单个finFET技术的宽度降至5纳米,栅极长度降至10纳米。”

因此,在7纳米技术上,业界必须考虑一个新的选择。根据不同实体的路线图和行业高管的见解,领先的竞争者是7nm的高迁移率或III-V finFET。应用材料公司蚀刻先进技术部门副总裁Bradley Howard表示:“从我们所看到的情况来看,iii - v可能会在7nm节点附近被拦截。”

目前硅基finfet的电子迁移率在7nm时降低。锗(Ge)和III-V材料具有更高的电子传输能力,允许更快的开关速度。根据专家的说法,第一个III-V型finfet很可能由Ge组成。专家们补充说,届时,下一代III-V型finfet可能由用于fet的Ge和用于fet的铟镓砷化(InGaAs)组成。

高迁移率finfet面临几个挑战,包括整合不同材料和结构的能力。为了帮助解决部分问题,该行业正在研究硅鳍替换工艺。霍华德说:“这取决于你和谁谈论,但(III-V finfet)可能会使用替代鳍技术。”“基本上,你要做的就是更换鱼鳍。你拿一个硅鳍,在它周围有氧化物。你基本上是把硅清空,然后换成III-V。”

然后,在5nm,业界可以扩展高迁移率finFET。另一种选择是开发量子阱finFET,在许多方面,这是下一代III-V finFET。在量子阱finfet中,在器件中建立一个阱来限制载流子。“从学术角度来看,量子阱很有趣,”霍华德说。

霍华德说:“在7纳米以下,finFET的结构变得有些不稳定。”“在那里你会看到潜在设备的全能门结构。这将使我们在未来几代时间里超越7nm节点。”

什么是全能门?
根据IBM的说法,当finFET的翅片宽度接近5nm时,通道宽度的变化可能会导致不受欢迎的VT变异性和迁移率损失。一种很有前途的选择是全门fet,可以绕过这个问题。栅极全能场效应晶体管是一种多栅极结构,其中一个栅极放置在通道的四个侧面。霍华德说:“它基本上是一根硅纳米线,周围有一个栅极。”“这就是你的晶体管。它看起来不一样,但你有一个源头,下水道和一个大门。”

GlobalFoundries高级技术人员陈安表示,栅极全能fet有一些优点和缺点。“我认为这看起来很有希望,”陈说。“全能门具有更好的静电性能,但存在一些制造问题。”

栅极全能fet的制造难度和成本都很高。仅举一个复杂的例子,IBM最近描述了一种栅极全能硅纳米线MOSFET,实现了纳米线间距为30纳米,栅极间距为60纳米。该器件的有效纳米线尺寸为12.8nm。

在IBM的门-全能制造过程中,两个着陆垫形成在基片上。纳米线形成并水平悬挂在着陆垫上。然后,在悬浮的纳米线上绘制垂直门。在这样做的过程中,在一个公共的悬浮区域上形成多个门。

形成一个间隔体。然后,根据IBM的说法,硅纳米线被切割到栅极区域之外。根据IBM的说法,原位掺杂硅外延然后从间隔器边缘的硅纳米线的暴露截面上生长出来。传统的自对准,镍基硅化物触点和铜互连被用于完成该设备。

还有其他版本的全能门。例如,新加坡国立大学、Soitec和Leti最近描述了一种Ge门全能纳米线pet。该器件的线宽为3.5nm,集成了相变材料Ge2Sb2Te5 (GST)作为线性应力源,从而提高了迁移率。

与此同时,英特尔正在研究一种不同的门-全能结构。“在这种情况下,它是一个硅通道设备,”英特尔的Mayberry说。“它的直径大约是6纳米。我们可以做一个更小的。这是由许多不同类型的材料组成的,这些材料以原子精度堆积在一起,并以3D方式排列。在很大的体积上计算是很难的。这是一个尚未解决的问题,但我们正在努力解决。”

其他选项
全能门将并不是唯一的选择。Imec逻辑项目主任Aaron Thean说:“我们的工作还发现,量子阱finfet也可以具有同等的静电优势。”“基本上,量子阱是一种隔离方案。量子阱用于将载体保持在它们应该在的地方,并防止泄漏。”

最近,Imec、GlobalFoundries和三星展示了一个量子阱finFET。通过更换翅片工艺,两家公司展示了一种紧张的ge基通道pet。“你可以在III-V阶段制造量子阱设备。你可以用锗做一个量子阱装置。你可以用硅和硅锗制造量子阱装置。”

量子阱装置的另一种遥远形式是FDSOI,其中硅作为阱,氧化物作为势垒。IBM的顾问工程师和科学家阿里·哈基菲鲁兹(Ali Khakifirooz)说:“我的观点是,7nm仍将是SOI上的Si和SiGe finFET,带有内置应变。”

IBM还在研究另一项技术,被称为“大规模伸缩应变硅直接在绝缘体上(SSDOI) finfet”。在这种技术中,晶圆是一个与氧化物结合的应变硅层。FDSOI技术据称比批量生产更容易制造,但基板更昂贵,基础设施还不成熟。

事实上,每个下一代晶体管候选产品都有各种各样的权衡,使得选择变得复杂。Khakifirooz说:“我个人非常担心III-V作为MOSFET通道中硅的替代品的实用性。”“与finFET相比,gate -全能具有更好的静电性能。gate -全能可以扩展到更短的Lg,但有一些挑战。例如,如果gate-全能是在块状基板上制造的,它需要一些技巧来将栅极与基板隔离,而不会造成电容损失。”

还有其他更重要的问题需要考虑。他说:“事实上,每个人都在进行全能训练。“无论我们看到它在7nm还是5nm的生产中都是另一回事。你也可能需要,也可能不需要。我们首先需要电路设计师给出这个问题的答案,然后是技术人员。”



3评论

这可能对半导体的未来产生深远的影响。这些将在本[…]的第二部分处理。

finfet是7nm或5nm节点的可行晶体管候选。在许多方面,量子阱finFET是下一代III-V finFET。在量子阱finfet中,[…]

留下回复


(注:此名称将公开显示)

Baidu