中文 英语

启用2.5D, 3D堆叠ic的测试策略


改进的可测试性,加上在更多插入点进行更多测试,正成为创建可靠的、异构的、具有足够产量的2.5D和3D设计的关键策略。许多改变需要落实到位,以使并排的2.5D和3D堆叠方法具有成本效益,特别是对于那些希望集成来自不同供应商的芯片的公司。今天,几乎所有的…»阅读更多

扇出包装越来越有竞争力


扇出晶圆级封装(FOWLP)是行业从晶体管扩展到系统扩展和集成的关键推动因素。该设计通过再分配层而不是基板进行芯片互连。与倒装芯片球栅阵列(FCBGA)或线键合相比,它具有更低的热阻,更薄的封装,并可能降低成本。然而,如果h…»阅读更多

2.5/3D IC可靠性验证取得了长足进展


2.5D/3D集成电路(IC)已经发展成为许多IC设计和集成挑战的创新解决方案。如图1所示,2.5D ic有多个晶片并排放置在无源硅中间片上。插入物放置在球栅阵列(BGA)有机衬底上。微凸点连接每个die到interposer,和倒装芯片(C4)凸点连接interposer到…»阅读更多

混合债券进入快车道


业界对I/O密度和芯片(尤其是逻辑和高速缓存存储器)之间更快连接的不可抑制的渴望,正在将系统设计转变为包含3D架构,而混合键合已成为这一方程式中的一个重要组成部分。混合键合涉及芯片到晶圆或晶圆到晶圆的铜垫片连接,这些铜垫片携带电源和信号,以及周围的双…»阅读更多

自定义、异构集成和暴力验证


《半导体工程》杂志坐下来讨论了为什么异构设计需要新的方法,Synopsys公司硅实现组高级副总裁Bari Biswas;Ansys半导体事业部总经理兼副总裁John Lee;Cadence公司研发副总裁Michael Jackson;Prashant Varshney是微软Azu的产品主管。»阅读更多

未来的处理器会是什么样子


AMD的CTO Mark Papermaster接受了《半导体工程》的采访,谈到了随着规模扩展的好处减少而需要的架构变化,包括芯片、异构集成的新标准以及不同类型的内存。以下是那次谈话的节选。SE:五年后处理器会是什么样子?是一包薯片吗?我…»阅读更多

EDA前沿缺口


《半导体工程》杂志坐下来讨论了为什么异构设计需要新的方法,Synopsys公司硅实现组高级副总裁Bari Biswas;Ansys半导体事业部总经理兼副总裁John Lee;Cadence公司研发副总裁Michael Jackson;Prashant Varshney是微软Azu的产品主管。»阅读更多

保持IC封装的低温


将多个芯片并排放置在一个封装中可以缓解热问题,但随着公司进一步研究芯片堆叠和更密集的封装以提高性能和降低功耗,他们正在努力解决一系列与热相关的新问题。向先进封装的转变使芯片制造商能够满足对提高带宽、时钟速度和功率密度的需求,以实现高性能…»阅读更多

为小纸片铺平道路


封装行业正在逐步扩大芯片的应用范围,而不仅仅局限于少数芯片供应商,为下一代3D芯片设计和封装奠定了基础。新的芯片标准和用于确定基于芯片的设计可行性的成本分析工具是两个新的重要方面。随着其他努力,目标是推动芯片的发展…»阅读更多

时钟被扭曲了


在逻辑层面上,同步设计非常简单,时钟就这样发生了。但是时钟网络可能是芯片中最复杂的,它在物理层面上充满了最多的问题。对某些人来说,时钟就是芯片的交流电源。对其他人来说,它是一个几乎无法分析的模拟网络。具有讽刺意味的是,没有语言来描述时钟,几乎没有工具…»阅读更多

←老帖子 更新帖子→
Baidu