仍在等待III-V芯片

多年来,芯片制造商一直在寻找一种替代材料来取代传统的硅渠道先进CMOS设备7海里。有很好的理由:在7海里,硅频道可能会失去动力。

直到最近,芯片制造商都指望III-V材料渠道,至少对场效应电晶体。硅相比,III-V材料提供更好的灵活性,允许更快的设备在低电压下工作。

但在许多挑战,芯片制造商最近推出III-V 7纳米材料。现在,III-V是针对5海里,但很多人在问一个显而易见的问题III-V曾经发生在先进CMOS吗?

说:“这是一个有效的问题,”戴夫Hemker,高级副总裁兼首席技术官林的研究。“我不认为任何人都可以给你一个明确的答复。很多人都努力。这是不可避免的事,我不会去做,除非我绝对必须。到目前为止,在7海里时间范围,它看起来不像你绝对必须的。也就是说,它可以来后,因为你可能需要它。”

的确,这是一个为III-V喜忧参半。也许太晚了集成III-V finFETs 7海里。但III-V可以找个地方在新一代晶体管类型7海里,如果这个行业在这个方向上移动。“可能用于场效电晶体吗?我们仍然是解决这一问题。可能TFET的通道材料吗?这些事情可以为III-V持有的承诺,”亚当说品牌,晶体管科技集团高级主管应用材料。

在任何情况下,III-V仍然在运行5 nm或更早,但这个行业需要大量的新技术领域。III-V广泛应用于射频与光电,尽管其中许多流程与CMOS相容的。和之前一样,III-V半导体需要接触新材料,更好的门栈和原始接口。

它还需要新工具技术,尤其是快外延系统支持300 mm晶圆。“现有的(epi)吞吐量III-V不会削减它,”艾米·刘说,在以美国研发项目的副总裁,III-V外延晶片供应商和其他应用程序。

不匹配?
今天,芯片制造商加强关注渠道,这是一种导电区域连接源和排水装置。通道的巨大的变化发生在90 nm,当芯片制造商引入应变PFET工程。现在,芯片制造商正在实施应变场效应电晶体的技术。

但是今天的应变技术是在压力之下。芯片制造商可能会在10纳米材料改变渠道或7海里。

一次,领先的候选人在7纳米锗(Ge) PFET和III-V材料称为indium-gallium-arsenide (InGaAs)场效应电晶体。该行业尝试涉足其他III-V化合物PFET和场效应电晶体。通用电气3900 cm-square-over-vs的电子迁移率,比1500年cm-square-over-vs硅。40000 cm-square-over-vs InGaAs的电子迁移率。

通用电气和III-V快但难以实现。有4%的硅晶格不匹配和通用电气,和一个硅和InGaAs 8%不匹配。这些不匹配导致混乱和缺陷的材料。

处理晶格不匹配,设备需要缓冲和应变松弛层之间的硅和III-V材料。这同样适用于硅和通用电气。“III-V材料是困难的,”马克·波尔说,高级研究员和流程架构和集成主管英特尔。“改变通道的材料是一个很大的增加复杂性。你需要担心如何得到这种新材料在硅。你需要担心使晶体管在很宽的应用程序,从高性能极低的泄漏。在非常低的泄漏,你受限于结构隧道。亚阈值漏可能与一些III-V材料更多的问题。”

还有其他问题。射频和光电供应商配备处理III-V在他们的晶圆厂,但III-V对CMOS芯片提出了一些挑战。”在III-V砷是如此之高。任何扩散的砷可能是一个安全隐患和可能交叉污染其他晶片,”研究员斯班纳说,先进的技术架构GlobalFoundries。

所以,结果的挑战,芯片制造商可能需要一个更简单的方法在7纳米通道。他们可能会使用硅场效应电晶体和PFET硅锗。

移动的目标
III-V不是完全不相干的,然而。“在过去的两年内,我已经检测到的强烈兴趣III-V流程的设备制造商,尤其是InGaAs,“耶稣del阿拉莫说,教授的电气工程和计算机科学在麻省理工学院(MIT)。“所以我表明,他们是接收信号的设备制造商,他们应该准备与过程联系,孤立,栈,钝化和更多。”

不过,插入点III-V仍然是一个移动的目标。“技术是越来越长时间来解决这个问题。所以目前的想法是,也许III-V会进入路线图可能7点或者5 nm,”德尔·阿拉莫说。”这是什么意思,它必须是一个非常先进的3 d设计像一个finFET。但到那时,甚至可能需要纳米线晶体管。”

当前学派是finFET可能延长到7海里。但III-V材料可能没有准备好,或难以实现,在7海里。

5 nm, finFETs可以撞墙,促使需要新一代晶体管类型。领先的下一代晶体管候选人gate-all-around场效应晶体管、纳米线场效应晶体管,量子阱finFETs, SOI finFETs和隧道场效应晶体管。

总之,它可能更有意义III-V引入到新一代渠道5纳米晶体管类型。但引入III-V CMOS世界是没有简单的任务。“III-Vs已经使用了很长一段时间在光学仪器,如激光二极管,以及电子设备,”德尔·阿拉莫说。“问题在于,这些技术不适合silicon-like制造环境。III-V,我们需要新的接触技术,蚀刻技术等等。”

假设III-V介绍,芯片制造商必须首先处理晶格失配问题。为了说明的复杂性,麻省理工学院最近描述了自对准量子阱MOSFET,这使得使用InGaAs场效应电晶体。通道由艾娜,夹在两个InGaAs层。它还包括一个3 nm InP阻挡层和一个InAlAs缓冲层。

通常,III-V层生长在一个表面上使用两种形式的外延-分子束外延(MBE)和有机配合汽相外延(MOVPE)。在,MBE材料的增长发生在一个高真空的环境。是一个缓慢的MBE,视距技术。MOVPE,有时被称为有机化学气相沉积(金属),是一个过程,反应物是流过底物。

在通用电气通道材料应用,epi工具的吞吐量大约10到15晶圆一个小时。III-V, epi吞吐量大约一半的数据,为半导体生产太慢了。

除了吞吐量问题,金属主要用于150 mm晶圆大小或更小。但在CMOS实现III-V,芯片制造商将需要改造一个MOCVD-like工具,从而更快的吞吐量为300 mm晶圆。“这将是一种混合工具,“以刘说。

然后,下一步是找到合适的方法来集成III-V设备上。三个竞争者毯子外延,选择性外延晶片键合。选择性epi叫做替代鳍的一个版本。

“一个阵营说你放下材料(在一条毯子方法),然后腐蚀III-V干蚀刻,”布拉德利说霍华德,蚀刻技术先进单位的副总裁应用材料。“我看到更多的兴趣替代鳍。为此,你让你的鳍在硅就像我们一直在做的。氧化,然后你把两边的鳍。所以你有模具的氧化物在鳍的侧壁外侧。然后休息鳍,氧化离开模具。然后,你回来把III-V到海沟硅鳍。”

在晶圆键合方法,芯片制造商模式III-V材料的捐赠晶片。,晶片翻转,III-V捐赠者晶片连着主要晶片。然后,捐献者在外延晶片删除发射步骤。

Epi是困难的,但腐蚀也是一个挑战。在某些情况下,传统的湿式蚀刻在III-V不得工作。它可能需要新的干蚀刻技术。“在湿蚀刻,你只会处理湿化学物质。你的水晶方面的限制,在材料的表面,”霍华德说。“在干蚀刻,你不是受限于水晶方面方向性或类似的东西。”

在任何情况下,腐蚀的工业正在取得进展。“如果你有InGaAs,三个原子需要在适当的浓度。你必须控制腐蚀率正常,这样一个原子不出来得更快。如果表面变得铟丰富,例如,有一个金属层短路。我们可以控制的。所以这不是一个问题,”研究员Reza Arghavani说林的研究。

另一个挑战是找到合适的接触材料。联系人是用来连接装置的各个部分,如源和流失。互补金属氧化物半导体设备使用silicide-based接触,不会III-V的技巧。

对于III-V场效应管,该行业正在评估一些接触材料——钼、镍等。“我们使用钼作为接触材料。硅是兼容的,非常有吸引力,”麻省理工学院的德尔·阿拉莫说。“有很多人看着镍。然而,当你看电结果,镍是不存在的。”

此外,还有其他技术要求III-V芯片。关键使能技术设计氧化/半导体界面原子层沉积(ALD)。CMP和模式也是至关重要的。

总之,III-V的好处在CMOS错过太好了,但是这可能会发生吗?“为了实现这一目标,经济学必须工作,”德尔阿拉莫说。“这是一个挑战。”