缩放低SRAM

马克·拉佩德斯著
芯片制造商在20nm逻辑节点及更远的地方面临着众多挑战，包括在同一芯片上塞入更多功能而不影响功耗和性能的任务。

在这个等式中有一个经常被忽略的主要挑战——扩展低静态RAM (SRAM)。在一个关键应用中，SRAM是用于为个人电脑和移动产品中的微处理器制作片上缓存存储器的组件。SRAM本身速度就快，但这种设备价格昂贵，而且占用了芯片上过多的空间。

因此，缩小SRAM位单元的能力在每个节点上都是至关重要的，同时保持功率和性能。从20nm开始，SRAM扩展的挑战不断升级，从而影响了设计新的更快缓存的能力。

英特尔副总裁兼逻辑技术集成总监Kaizad Mistry表示:“SRAM在英特尔产品上的使用因市场细分而异，从约10%到约50%的芯片面积不等。“重要的是，从一代到下一代，这项技术的组成部分将扩大近0.5倍。缩放SRAM的关键限制因素是最小化晶体管变化，这可能会使SRAM单元不稳定。”

为了解决SRAM扩展问题，芯片制造商面临着一些艰难的工艺和设计选择。在工艺方面，在平面晶体管和finfet之间有各种各样的权衡。在两种技术平台(大块CMOS和完全耗尽绝缘体上硅(FD-SOI))之间进行选择时，情况变得更加复杂。初创公司SuVolta也凭借其双门2D晶体管获得了一些关注，但到目前为止，它在竞争激烈的市场中仍然处于劣势。SuVolta的技术是基于超陡坡逆行井(SSRW)方案。

在设计方面，许多芯片制造商可能会继续使用传统的六晶体管(6T) SRAM单元。还有其他选择，如8T电池和多端口架构。辅助电路等设计解决方案作为提高噪声裕度和降低SRAM工作电压的一种手段正在出现。

另一个关键是获得第三方知识产权的能力。晶圆代工厂和第三方IP公司倾向于在批量CMOS中提供SRAM IP，尽管供应商也提供SOI IP。模拟服务提供商Gold Standard simulation首席执行官Asen Asenov表示:“FD-SOI的问题之一是没有足够的IP正在开发，但这个问题终于得到了解决。”Asenov还是一家名为sureCore的初创公司的董事，该公司正在为FD-SOI和其他进程开发SRAM IP。这家初创公司正在开发基于FD-SOI和STMicroelectronics的物理IP。

使用finfet
一般来说，高速缓存用于加快处理器和主存之间的访问时间。在系统中，缓存被组织成更多缓存级别的层次结构，例如级别1、级别2和级别3。多年来，芯片制造商一直使用SRAM作为缓存，使用DRAM作为主存。SRAM速度更快，但比DRAM更贵。

多年来，芯片制造商通常选择6T SRAM单元。ARM的设计工程师顾问贝蒂娜·霍尔德(Betina Hold)说，“基本上是六个设备。”“它们很复杂，因为这些设备不一定能做你想让它们做的事情。如果你降低逻辑上的电压，它就会变慢。同样的事情也发生在SRAM中。当你缩小SRAM时，变化就会增加。”

解决SRAM缩放问题的一种方法是从平面晶体管迁移到finfet。英特尔的Mistry表示:“我们在22nm工艺中引入的3D三门晶体管的优势之一是，Vt错配晶体管的变化从根本上得到了改善。”“这使我们能够继续以0.5倍左右的速度扩展SRAM单元。我们相信，这一工艺和设计将使我们能够在未来几代继续扩大sram的规模。”

英特尔的微处理器设计转向了finfet，也就是所谓的三栅极。英特尔的工艺是基于传统的大块CMOS。对于其22纳米三栅晶体管，英特尔最近展示了6T SRAM电池，其密度比32纳米平面设计增加了1.85倍。英特尔还实现了瞬态电压崩溃写辅助和字行下驱动器读辅助技术，以解决过程变化问题，使2 ghz SRAM操作所需的电源电压降低175mV。

其他领先的芯片制造商仍处于20nm的平面时代。台积电(TSMC)最近为其20nm平面工艺设计了一款112兆的SRAM单元，也是基于批量CMOS技术。台积电使用部分抑制字行方案用于读辅助，使用负位行增强方案用于写辅助。读和写辅助电路的面积成本分别为1.2%和3.7%。尽管如此，使用电路，整体Vddmin的改善超过200mV。

继其20nm平面工艺之后，台积电计划首次推出16nm finFET工艺。台积电研发副总裁Cliff Hou表示:“对于finfet，还需要为SRAM单元设计辅助电路，以保持Vcc降低的趋势。”“我们已经在我们的16纳米finFET宏上实现了设计辅助电路。所以在我们的2mb高密度SRAM单元中，我们可以将Vcc降低到0.6毫伏。”

为FD-SOI提供理由

英特尔、台积电和三星都属于批量CMOS阵营。另一个代工竞争对手GlobalFoundries支持三种选择:批量CMOS, FD-SOI和SSRW。“SRAM扩展的挑战是双重的——单元稳定性和物理面积。SRAM Vmin是晶体管Vt失配的函数，它有两个组成部分:结构和随机掺杂涨落(RDF)。Vt失配，到一阶，是反比的大小，器件/单元。因此，电池越大，稳定性越好。GlobalFoundries先进技术架构副总裁Subramani Kengeri表示:“在物理领域的挑战中，SRAM电池尺寸的扩展受到一些关键的基本规则的限制。

“与平面设备相比，3D设备的结构变异性略高。任何完全耗尽的设备，如在FD-SOI或finfet中使用的设备，都有助于RDF组件的不匹配。在为SRAM缩放选择最佳设备之前，必须仔细评估结构组件和RDF组件。”Kengeri说。“有许多读/写电路技术可以改善Vmin，但它们会增加面积和性能开销，因此需要仔细选择和设计Vmin的面积/性能优化。”

与此同时，在FD-SOI中，Soitec晶圆的顶层薄而均匀，使得平面全耗尽晶体管的栅极下厚度可达5nm。在顶层和底层硅基之间是一层25nm厚的埋氧化层。FD-SOI还拥有后偏置功能。据一些研究人员称，与bulk相比，FD-SOI为SRAM比特单元节省了25%的面积。据研究人员称，FD-SOI具有较低的静态噪声裕度，但具有更高的写入能力和读取电流。

对SOI的一个打击是成本和生态系统。SOI晶圆比批量CMOS更贵。因此，IBM和意法半导体是少数几个使用SOI的领先芯片制造商。高德纳(Gartner)分析师迪安•弗里曼(Dean Freeman)表示:“IBM和意法半导体拥有很好的利基市场，它们可以消化SOI材料的成本。”

然而，意法半导体辩称，FD-SOI比批量CMOS需要更少的掩模和工艺步骤。这补偿了晶圆的额外成本，并使制造成本具有可比性。因此，芯片制造商应该更加认真地看待FD-SOI。“对于英特尔来说，finfet是一个很好的解决方案，因为它们为微处理器提供了良好的性能，”Gold Standard的Asenov说。“我不确定(finfet)对每个人都是最好的解决方案。我还没有看到任何用于低功耗应用的finfet。这让我有点担心。如果英特尔需要四五年时间来实现低功耗finFET技术，那么晶圆代工厂需要多长时间来实现同样的技术?”

换句话说，FD-SOI在与散装产品的竞争中处于平等地位。IBM高级技术人员哈罗德•皮罗(Harold Pilo)表示:“当设备耗尽时，(成本增量)就会消失。”最近，IBM描述了一种基于22nm FD-SOI的SRAM单元。据IBM介绍，该电池采用了细粒度功率门控技术，将位电池泄漏率降低了37%。

在生态系统方面，意法半导体和GlobalFoundries为平面FD-SOI提供代工服务。在其最新的路线图中，意法半导体正在加紧28nm FD-SOI工艺，计划分别在2014/2015年和2016/2017年推出14nm和10nm平面版本。(意法半导体在其路线图上没有为FD-SOI设计20nm节点。)

意法半导体在7纳米节点之前不计划在FD-SOI上提供finfet。意法半导体嵌入式处理解决方案部门总经理Jean-Marc Chery表示:“(Planar FD-SOI)将与批量finfet非常有竞争力。”奇瑞表示，与28nm FD-SOI相比，14nm版本的FD-SOI在性能上提高了50%，功耗降低了30%，在缩放面积上具有40%的优势。

FD-SOI阵营的另一个关键是第三方IP。IP初创公司sureCore首席执行官保罗·威尔斯(Paul Wells)表示:“随着新的晶体管结构的出现，这对无晶圆厂行业提出了一些挑战。”“如果你打算在18个月的时间内设计出这些价值数百万美元的芯片，你要从哪里获得你的IP ?”

为了填补空白，sureCore正在开发基于FD-SOI的28nm SRAM IP。Wells表示:“IP将不得不重新定位于finfet。”“我们认为将现有IP重新定位为FD-SOI并不具有挑战性。总的来说，FD-SOI与finfet相比的优势在于可以控制晶体管的后偏置。”

凭借其SRAM IP, sureCore计划走一条不同的道路。“业界所做的通常是开发读/写辅助电路和不同的传感方案，以便在降低电压时解决问题，”他说。“我们采取了不同的方法。我们已经开发了一些技术来降低开关技术的水平。最终结果是我们可以节省大量电力。”

另一种选择是SuVolta的深度耗尽通道(DDC)技术，该技术通过在栅极上施加电压形成深度耗尽通道来工作。富士通支持SuVolta的技术。GlobalFoundries支持SSRW。其他公司则希望专门支持SuVolta的技术。SuVolta负责产品开发和工程的高级副总裁Robert Rogenmoser表示:“我们目前正在与大多数晶圆代工厂合作。