缩放,先进的包装,或两者兼而有之

芯片制造商正面临越来越多的挑战和权衡前缘,在收缩过程已经过高,成本上升。虽然在理论上是可能的大规模数字逻辑10埃(1纳米)下面,平面SoC的可能性正在开发节点似乎越来越不可能。

这并不令人震惊的行业,听到摩尔定律预测的死亡在过去的几十年。不过,令人惊讶的是令人眼花缭乱的和增长的market-proven替代品。包括在各种类型的列表先进的包,其中一些已经在使用,以及大量的新材料,小说互连方案和不同的方法来增加密度在现有流程节点。虽然几乎所有的设计或制造障碍是可以克服的足够的时间,精力,和投资,在大多数情况下,有多种方法来达到相同的目标和改进性能,较低的权力,在某些情况下,更低的成本。

“我们看到最近的趋势是,越来越少的公司能够赚钱最先进的水平扩展技术的价值,”大卫说油炸,计算产品的副总裁林的研究。“有客户5 nm少于7海里,还有7海里少于10 nm,因为一个小的公司数量可以提取值所需的大量资本投资开发这些新产品。你会看到这一趋势仍在继续。如果你不能利用财务的价值比例,权力、性能、区域,或收益率,那么你不应该。这个决定必须在产品水平。某些产品会被主人看着固定成本分析和反复出现的成本,和业主将决定业务方面效果更好如果你一直呆在7和不跳5 nm。你会看到很多公司做决定。”

图1:摩尔定律及其实际应用。来源:马克斯拱形门,汉娜·里奇,CC 4.0通过维基共享/维基百科

虽然一些设备和市场将支持经济的持续扩展,目前还不清楚有多少将在一个SoC和一个先进的包。

”公司正在非常挑剔什么他们想要使用最先进的技术生产,“油炸说。“他们制造的大多数density-centric部分产品使用最先进的技术,这完全是一个功能集成。即使他们没有得到直线通过将这些数据流性能先进的节点,他们得到更多的数据流和数据路径相同的足迹。显然,他们所做的计算表明,这是一个优势,他们可以在产品货币化水平。”

然而,每一个自定义配置都有自己独特的权衡。平面扩展,这些权衡是有限的,因为他们是由铸造过程的规则。展望未来,权衡需要考虑上下文中的芯片将如何打包和使用。所以设备可能包括不同的芯片或chiplets开发不同的流程节点,和那些可以改变很大程度上取决于应用程序和用例结束,和类型的数据被处理。对于AI /毫升,可以随准确性或精度的要求的水平。

更糟的是,设备也需要理解上下文中的可变性和包中的其他组件或系统。噪音会影响信号完整性在相邻的芯片。机械应力会引起翘曲和影响各种类型的互联。和纳米级粒子遗留下来的清洁,抛光,脱胶,腐蚀可以破坏系统的功能。所以也可以组件的可用性,差距在EDA工具,缺乏人才。

选择变得更加困惑随着选项的数量增长,随着芯片制造商的目标要求客户在不同的终端市场。在汽车,例如有多个可能的架构处理安全性至关重要的数据,和不同的汽车制造商往往采取独特的方法来优化各种特性。同样,云计算数据中心发展和继续改进芯片架构设计的具体需求和数据类型。和在其他市场,软件功能越来越被匹配硬件开发专门为这些功能,这些功能是否集成到一个芯片上,多个芯片缝合在一起因为他们超过标线限制,或多个不同的芯片或chiplets放到包中。

“某些技术是适合特定的解决方案或特定的问题,但是他们不会适合一切”Eric Beyne说imec高级研究员。“所以扇入和扇出和层压板system-in-package,确实有一整套技术是有用的。但这取决于你想解决。如果你想想RF模块在电话,这些都是有效的集合50组件在一个包中。但这些组件与连接相对较少。你不能做同样的互连密度AI memory logic分区。”

图2:3 d互连景观。来源:imec

在这种情况下,扩展只是前沿设计的众多因素之一,甚至是同一个包内数字逻辑可能开发的不同节点,根据关键的各种类型的数据是如何给最终用户。例如,人工智能处理(或机器学习或深度学习)数据,它越来越多的被包含在设备中,利用一个非常不同的结构比传统的CPU或单片机处理元素。准确性和及时性的结果在一个人工智能芯片的速度取决于数据之间来回运动局部记忆,不同处理的表现元素,——更多的数据的数据量的高质量更好,以及这些芯片是否被用于数据中心或边缘的设备。它可能需要进一步细化,使平行或异步处理,或两者兼而有之。虽然对于人工智能芯片,这肯定不是一个节能的方法对于其他类型的数据或函数在一个设备。

许多方面前进
曾经被视为进步的基准半导体,摩尔定律本身是分裂的。技术扩展可以继续,但平面扩展的经济越来越难以证明。得到足够的产量在3海里将是一个挑战,就能够实现权力日益密集的海的晶体管可能需要背后的权力交付,这反过来将会改变晶片和芯片是如何处理工厂。

尽管如此,没有单一的技术站在继续扩展。“介电层材料的性能,这是脆弱的,一直是一个问题在新的节点,李Choon说,首席技术官JCET。“但没有重大工艺问题甚至5海里。虽然wafer-sawing可以是一个关键的过程,现在激光开槽过程和参数是定义良好的。”

真正的限幅器是成本,这促使芯片制造商寻找替代品,如混合多个chiplets高级包,并补充更多的节点。已经打开了门技术,讨论了在过去,但从未见过广泛采用当比例被认为是最好的前进道路。

打印的能力曲线形状面具使用多波束电子束光刻技术就是这样一种技术。而不是印刷畸形多边形或方形孔,可以打印设备的形状更准确。反过来,允许更大的密度在现有节点。

“与EUV光刻,事情变得容易得多,”说阿基》的首席执行官d2。“形状,你被要求打印出来更容易与EUV与193年比我。尖端的商店都在研发“2 nm节点”的发展阶段。和ASML路线图的下一代EUV技术,叫做‘高钠,使用数值孔径为0.55,而不是今天的0.33提高分辨率。但即使EUV,超出2 nm将是一个挑战。只是没有足够的光子,随机效应。在这些维度,它的真正开始。”

实际上,这是一种减少各个组件之间的“空白”,比如晶体管和记忆,因为形状可以印刷更准确和更紧密地联系在一起。

“即使我们有一个纯粹的“曼哈顿”设计,排版设计了这两个矩形翼展,不管最低设计规则是什么,即使有详细说明OPC晶片控制光刻线,窄和舍入硅片光刻过程——仍然有圆角的实际面具,”约翰·Sturtevant说产品开发高级主管西门子EDA。“有什么新的是,这些多波束面具作家,我们可以得到更积极的OPC修正。我们可以利用这一事实,如果我们知道我们将会有一个曲线线性面具,我们可以真正激进的方式,利用曲率面具作家会处罚,因为没有足够的成本-收益权衡。”

最重要的是,比例是开始垂直,而不是测量芯片在平方毫米,他们越来越多地将以立方毫米。增加了一套全新的整个供应链的复杂性,从设计工具机械压力和各种焊接技术。也使得它更具挑战性的检查和测量从物质沉积和蚀刻到新材料、和占运动在过去从未考虑过一个问题。

“我们有一个非常活跃的项目在quasi-zero死转变,”金阿诺德说,首席发展官布鲁尔科学。“您希望能够将死,让他们移动模具后小于一微米。芯片第一,这是一个根本区别从芯片安装在他们的电影。如果你把一些die-attached电影,他们可以移动。我们有显示结果为运动post-mold小于一微米。你放下我们的材料,你把芯片,你建立你的RDL结构,然后你成型。Pre-mold你看不到太多的区别,但post-mold你。环氧树脂模具的复合在顶部,添加压力和移动的东西。但该行业准备好替代环氧模具复合了吗?到目前为止我们听到的答案是,不。与EMC发生了什么他们不满意,但还不够痛苦谈论替代。”

与芯片行业的历史,它总是少问题扩展很好理解和证明比未经实验的东西。这已经发生在光刻、晶体管的结构、材料、不同的生产流程,以及EDA工具。这反过来会影响快速添加新方法和采用。业内人士仍然参考过去的变化,如转换包括铝、铜互联在130 nm节点,或从平面晶体管在16/14nm finFETs。这些举措是特别困难的可靠性的担忧增加,他们更加耗时和昂贵的。

“芯片上,RDL第一,只会来当芯片第一次耗尽了蒸汽,”阿诺德说。“如果像quasi-zero死转变成功在流程流,它将推迟芯片最后因为这些过程是已知。如果他们在RDL可以达到他们的目标维度,然后芯片首先会到它可以。之后,您将看到chip-last。芯片上只是为了这些应用程序,你需要紧RDL和高密度,和不能容忍任何转变。”

垂直扩展也会产生热需要解决的挑战。即使是如此finFETs和gate-all-around场效应晶体管(nanosheets、纳米线等),在一个平面死,动态功率密度可以变得如此的问题,只有一些晶体管可以在任何时候使用。但问题是更具挑战性的芯片堆叠在另一个之上。

“有很多隐藏的效果,因此,即使你有一个“证实死亡,”你从来没有测试过这个包,“沃伦Wartell说,全球测试服务的高级主管公司。“你可能局部加热,包不同压力梯度,这是导致将以不同的方式比你的预期。所以你需要适合异构集成的死,和成为你的标准构件使这些soc或system-in-package类型的设备。你需要测试环境和测试足够,这样你真的探索处理器角落。不是,我们已经有了一个好的很多,一切都很好。“这是当你遇到问题,你问为什么它失败的原因。也许是因为你从来没有真正探索过程角落足以知道你有一些敏感问题。这些可能较难模拟,需要更多的工作进入大批量生产之前。”

chiplets之路
有许多类型的包装。在过去,一个包并没有超过保护电路免受损害。但是包技术本身也变得更加定制。伊芙琳,市场营销和通信主管日月光半导体指出,各种system-in-package申请在最近的一次博客几年前,甚至会对一个或多个芯片PCB。但是更小的足迹等应用需求中听的助听器,蓝牙耳塞,智能手表,和智能眼镜需要多个芯片的集成在一个很小的包,使用很少的力量。”例如,30多个组件可以集成到一个芯片的尺寸4毫米x 8毫米或4.55毫米x 9毫米,大大降低了产品的大小和其整体体重1克或更多,”她写道。

图3:助听器SiP和模块。来源:日月光半导体

这可以进一步加速chiplets可以使用行业标准的特点和连接,目前正在开发中。目标是增加灵活性的设计,减少投放市场的时间,并显著减少所需的负阻元件开发电子系统。

“在我职业生涯的前20年,我们主要是做整体SoC集成,”凯文说,在台积电业务发展高级副总裁。“你把所有的功能在一个死——CPU、GPU,内存控制器。但是现在人们意识到已经达到了极限。所以你把它成碎片,我们称之为chiplets。有时你可以选择不同的技术方案优化的特定功能。这只是一个开始。这一切都始于HPC,因为这就是你得到的最大涨幅巴克。但是在将来我们需要体积,和体积通常来自于消费电子产品,无论它是一个手机或者电脑。冰山的一角,在未来我们希望越来越多的产品,特别是主流消费产品,可以受益于这种新的chiplet集成方案,无论是成本、权力,或形式因素,因为这些产品应用程序移动到这种方案。我们要把音量,但我们没有。”

的一个关键元素促进chiplet体积将是一个可预测的方式连接这些艰难的IP块。有多个行业正在努力实现这一目标,一个开放计算项目的ODSA从环球Chiplet互连运通集团和另一个。世界各地的政府机构正在开发他们自己的计划,。

结论
挑战未来不会,没有足够的选项来推进定制和semi-custom设计,或者是摩尔定律是精疲力竭了。更大的障碍将会找出许多可能的选项将工作最好,或者至少足够好,为特定应用程序和终端市场。

如果以前的历史为鉴,最终芯片行业将缩小的可能性,以实现规模经济和减少投放市场的时间。这是的本质Makimoto的波,适用于大部分的芯片行业的历史。但有很多变量来消化,更多的地平线上,以及一群发展中国家市场,要么从未存在,或从未如此依赖先进的半导体技术。因此,这可能会大大延长时间芯片设计和制造滑向商品化。