要实现3D-IC的全部潜力，需要能够评估不同微架构的前端设计方法。
Anthony Mastroianni和Gordon Allan，西门子EDA
3D集成电路是异构先进封装技术向三维的一种令人兴奋和有前途的扩展。虽然3D IC还远未成为主流，但随着芯片标准化的努力和配套工具的发展，3D IC开始对更多的参与者(无论大小)和生产规模更小的产品变得可行和有利可图，3D IC的时代即将到来。
3D IC使公司能够在最合适的工艺节点和工艺上划分设计并集成硅IP，提供低延迟、高带宽数据移动、更低的制造成本、更高的晶圆产量、更低的功耗和更低的整体成本。
3D IC和基于芯片的设计有可能加速半导体行业创新的步伐，并超过摩尔定律的步伐。
图1:在3D IC设计中，几个芯片和一个可选的SoC通过高速、高带宽的芯片到芯片接口被安装并连接在一个封装中。
与传统单片系统(SoC)相比，3D IC使设计团队能够将更多功能更紧密地组合在一起，以更快的速度实现更高水平的系统集成和性能，在某些情况下更经济。
在过去的几年中，先进的异构封装和3D IC有了很大的增长和发展。
但要实现3D IC的全部潜力，需要具有成本效益的前端设计方法，使工程师和架构师能够评估不同微架构在物理尺寸、功率、性能和生产成本等方面的影响。
3D集成电路技术适用于多种终端应用市场，包括军事航空和空间、高性能计算和消费应用。这也是为什么3D IC是每个前端SoC设计和验证团队都应该熟悉的技术之一。
要将这种模式转变为异构集成设计流程，需要了解前端3D IC设计和验证的几个方面。
封装和分区在单芯片SoC流程中已经足够困难了。将异构集成和芯片混合在一起增加了设计机会和复杂性。因此，SoC架构师需要在更早的过程中评估和缩小他们的架构选择。
他们需要知道到达那里的垫脚石。
图2:3D IC架构规划工作流使系统和/或RTL设计人员能够快速捕获异构集成设计场景的可行设计架构，包括芯片组件(即芯片对芯片(CTC))和标准模对模(DTD)接口，使用通用连接IP模型库(即cdk)。
应该根据固定的标准和经验预先做出某些打包和分区决策。其他打包和分区决策将在体系结构探索和定义阶段通过评估几个选项并选择一个满足不断发展的需求来决定。其他项目将被推迟，直到项目有足够的技术未知数来解决这些决定。
这项新技术的引入为芯片架构师带来了以前无法获得的巨大机遇。它为设计工具包添加了更多的工具，并增加了以前不存在的架构自由度。但随之而来的是需要考虑对整个设计和制造流程的影响，以及相关成本。
要深入了解预测分析将改善3D IC设计的方式，最具成本效益的前端3D IC设计方法，以及西门子EDA为提供更高效、更易于访问和更有利可图的3D IC设计过程所奠定的基础，请查看新的电子书通过前端架构规划，充分发挥3D IC的潜力来自西门子EDA。
有了西门子EDA作为合作伙伴，企业可以从今天开始设计未来的3D IC器件。西门子在这里帮助我们的客户做好准备，设置，并开始他们的3D IC异构封装设计。
Gordon Allan是西门子EDA的Questa验证IP产品经理。Allan是Accellera UVM的架构师和开发人员之一，并负责UVM验证学院的烹饪书。在加入EDA行业之前，他在首席工程师和高级顾问职位上拥有超过18年的SoC设计和验证经验。
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