权力的复杂性正在上升

新的芯片架构和定制应用程序给芯片设计和验证带来了重大挑战，随着低功耗的加入，问题变得更加复杂。

电源一直是设计中的一个考虑因素，但在过去，它通常涉及不同的电源域，这些电源域要么是打开的，要么是关闭的，要么是处于某种程度的睡眠模式。随着硬件架构的转变，硬件与软件的关系变得更加紧密——部分原因是设备扩展的好处减少，部分原因是为了满足新的市场需求，可能的状态、潜在的交互和可能的变量的数量正在爆炸式增长。

“当我们在要求中增加低功耗时，我们基本上是在修改整个芯片功能的操作，以达到完全正交的目的，节省功耗，而最好的省电算法是相当具有侵入性的，”英特尔的产品经理戈登·艾伦(Gordon Allan)说Mentor是西门子旗下的企业．“它们在多个层面上以多种方式修改行为，因此每当芯片的某个部分未使用时，我们可以关闭它，或者停止它的时钟，或者降低它的频率。所有这些不同的技术都可用来降低我们设备的功耗。”

问题是这会干扰设备的正常运行，它会造成验证以前从未存在过的问题。

艾伦说:“从刺激的角度来看，它为我们的设计验证增加了另一个维度。”“我们想要创造出有趣的刺激来清除细菌。这意味着将我们现有的刺激用于设备的主要功能，添加一些额外的刺激用于设备进入低功耗模式时的低功耗设置-睡眠，唤醒，打开和关闭时钟，打开和关闭电压-所有这些都可以在侧面发生。现在，我们需要通过额外的投入来调整主要刺激因素，以清除隐藏在层级或管道深处的漏洞。”

仅仅在时钟打开然后关闭的情况下运行测试是不够的。例如，当使用低功率事件来中断设备的操作时会发生什么?

“低功耗设计技术正呈指数级增长，它们正成为我们周围所有顶级半导体设备的必要条件，”纳米特·古普塔(Namit Gupta)表示Synopsys对此．“举个例子，如果你看一段手机上的对话，或者当我们用手机听音频时，几秒钟或一分钟后，你会注意到屏幕会变暗或关闭。这就是低功耗设计技术发挥作用的地方。这些设备正变得越来越智能。随着越来越多的东西被塞进设计中，我们需要处理这些低功耗设计技术给原始设计功能带来的复杂性。”

结果是，每个设计团队都需要比过去更认真地对待功率，他们需要在整个设计流程中重新审视它。

“很明显，低功耗设计的一部分，以及它们如何影响芯片的功能，例如，时钟门控RTL产品管理总监普雷蒂·古普塔(Preeti Gupta)说有限元分析软件．“当你插入一个时钟门时，如果处理不当，可能会导致故障，这是一个挑战。或者有功率控制作为一种技术，你在你的设计中添加开关，以及这些开关、隔离策略和留存策略是如何工作的。所有这些都增加了总验证周期，当您有电压的岛屿而且动态电压和频率缩放，所有这些都增加了对特定芯片的总验证要求。毫无疑问，你需要在低功耗设计方面做得更多。”

不同的市场，不同的挑战
改变的是，功率在更多的地方影响更多的设计，它不再只是性能与功率的问题。两者都有。

例如，你今天用记忆做的每一件事物联网该公司的市场总监保罗•希尔表示Adesto技术．“漫威宇宙必须在空闲模式下每隔几纳秒检查一次，看看它是否准备好了。减少电力消耗在记忆里是一件事。但如果你能减少MCU必须做的工作量，你可以节省更多的电力。”

这需要与更多级别的软件堆栈更紧密地集成，因为数据分区、互操作性和硬件软件合作设计对性能和功率都有很大的影响。

希尔说:“没有软件，这些都做不到。“我们可以将IP添加到内存中，以便在特定进程完成时告诉MCU。然后MCU就可以睡觉了。当内存完成任务时，它唤醒MCU。这使得内存更加智能，但MCU软件必须承认这一点并做出相应的反应。它是硬件和软件的混合体。”

添加人工智能/毫升这种复杂性可以在多个维度上增长。在其中一些应用中，算法与硬件紧密地集成在一起，以至于很难将两者分开。这是机器学习中最关键的权衡之一。添加的专业化越多，可以裁减的算法就越多，并将其与特定功能联系起来，节省的能源就越多。目前的研究集中在从一开始就以不同的方式设计算法，为灵活性和更高的效率留出空间。

斯坦福大学(Stanford University)电气工程和计算机科学教授昆勒·奥鲁克通(Kunle Olukotun)在最近的一次演讲中表示:“每瓦性能可以提高1000倍。”“稀疏性可以用更少的数据得到一个同样准确的模型。关键是如何训练稀疏模型。在未来，越来越多的模型将变得稀疏。”

新的用例
当多个芯片封装在一起时，这些问题变得更加交织在一起，因为现在需要跨多个芯片考虑功耗。这对chiplets其中，需要预先包括更详细的特性描述，以便设计团队可以确定各个组件如何协同工作。

英特尔系统集成集团经理Andy Heinig表示:“计算能力不仅仅是一个芯片，而是独立的芯片一起工作。弗劳恩霍夫自适应系统工程部。“对于汽车行业来说，这是一个很好的方法，因为你有很多模拟和数字部件的异构集成。今天的汽车行业使用了许多可用于不同芯片的配置，但如果你能将芯片标准化，你就可以有一个基本配置，也可以有一个中端或高端配置。这样就更经济了。”

它也更节能，因为在过去，许多用于汽车芯片的块不是最好的品种。这会影响处理能力的划分，因为一个特定的块只能按照它的设计来执行。然而，这些设计可以更有针对性和更细粒度。

海尼格说:“我们并不总是清楚需要用技术跟踪多少物体。”“理解这一点很重要，因为你拥有的物体越多，消耗的能量就越多。所以在一个城市里，你无法预测有多少人在你面前。但在高速公路上，你可以说出你要处理多少物体。”

设计的粒度是一个很大的变化，无论是在芯片还是在封装中，它都对功率有很大的影响。“假设你有一个芯片，需要符合10瓦的预算，”ANSYS的Gupta说。“你在设计和带来知识产权来自几个不同的第三方，你在设计自己的内部IP，然后你把SoC组装在一起。你如何确保在所有运行模式下都在10瓦的预算范围内?我在看，‘我做了足够多的时钟控制吗?我是否对我的数据进行了足够的控制?我有足够的功率门控域吗?我还需要更多吗?我需要更少吗?我需要什么来达到我的目标?’”

新玩家，新问题
这些目标因应用程序而有很大差异，但也因公司和流程节点而有所不同。

“近年来，这种情况发生了变化，其中一种方式是，许多主要的半导体公司和垂直集成系统公司越来越多地设计高性能芯片，他们正在向更深的亚微米节点发展，”英特尔系统和验证组产品管理总监Pete Hardee说节奏．“这里，我们一到。finFET节点，问题发生了变化，实际上更多地回到了动态功率，而不是泄漏功率。”

幸运的是,UPF功率标准允许控制需要插入到设计中以管理电源门控的组件。Hardee说:“这基本上是在你不需要的时候关闭各种功率域，这主要是为了控制漏电。”“漏电成为planar越来越大的问题互补金属氧化物半导体因为完全关闭晶体管是不可能的。即使栅极关闭，晶体管也总有漏电。事实上，finFET很好地解决了这个问题，因为晶体管的表现要好得多。你可以完全关闭它们，泄漏就不是什么大问题了。”

对于动态功率，有一堆不同的时钟域具有单独的处理。

“我们正试图在这些大芯片上运行每种计算或每种子处理元素，”哈迪说。“我们试图以最有效的时钟频率运行它们，所以我们看到设计中的时钟域出现了巨大的爆炸，以便更有效地获取动态功率。这意味着整个的面积时钟域交叉验证正在增长，但它也正在从一个实现问题(通常是实现后的想法)转变为低功耗验证。这正成为人们积极关注的问题低功耗验证目前。”

处理更多变量
总的来说，这对整个后端设计流程有很大的影响。

“我们有传统的验证方法，使用UVM随机刺激序列，让我们建立有趣的刺激库，我们可以在其中加入低功率的混合，”Mentor的艾伦说。“我们也看到了成功便携式刺激标准，以及使用基于图形的验证来以一种更有效的方式创造有趣的刺激。”

这些只是目前用于处理越来越多的低功耗功能的方法中的一部分，这些功能正被添加到从移动电话到服务器芯片的所有芯片设计中。最重要的是，低功率设计创造了对更复杂刺激的需求。有一些工具可以将这种增加的复杂性降低到一定的规模，因此工程团队不需要突然做10倍的刺激来增加低功率。

下一个难题是衡量验证的有效性。

Allan说:“传统上我们指的是覆盖驱动。“所以我们添加了一个新元素报道在这里，我也想说，‘我们是否已经涵盖了所有可能的功率状态，并以预期的方式运行设计?我们已经为设备的正常运行制定了一个复杂的覆盖计划。现在我们在混合中加入了新的正交的东西，所以我们说，我们想要覆盖这些交通状态和低功率状态。”

该领域的工具可以根据UPF、UPF 3等标准确定低功耗设计的外观。X，它可以让设计师非常精确地定义他们的设计的低功耗架构。在模拟器中，这可以被解释为创建覆盖模型，并根据该描述进行检查，这将有助于回答是否已覆盖所有低功耗状态的问题，然后这些可以与常规覆盖点交叉，以实现设计的正常运行。诀窍是同时验证常规功能和低功耗功能，而不是将它们视为单独的问题。

至于检查的需要，这些都是根据UPF描述自动创建的，并且确实有助于验证，Allan说。“我们创建了两种检查:静态检查和动态检查，即模拟中的运行时检查。静态检查可以帮助排除任何没有根据低功耗规范正确实现的设计验证，并且可以处理可能潜入这些复杂设计的潜在设计错误的子集。动态检查建立在良好的刺激和良好的覆盖模型之上，以创建一组断言，在低功率的特定区域观察正确的操作。典型的低功率流将在时钟域和功率域之间的边界处在芯片中插入逻辑片段。我们希望自动插入某些元素，因此还需要自动验证这些元素。这就是自动低功率检查和覆盖发挥作用的地方。尽管这些元素是自动插入的，但设计人员和验证工程师不应该因为没有手动设计它们而忽略它们的存在。他们是被工具插入的，所以我们想让他们知道这个额外的逻辑，这样他们就可以调试它。”

为了确保低功耗设计验证的充分信心和彻底性，存在两个必须考虑的主要挑战。第一种是UPF基于功率意图的功率模式验证。第二种涉及多个域同时改变多个操作模式以及时钟门控和外部事件。

“权力意图不仅影响建模，也影响实施，”特朗普的高级首席研究工程师约翰·比格斯(John Biggs)说手臂．“在过去，你拥有全球性的力量和基础。现在，你有一个电源和地面的网络，UPF是一种描述电源意图的标准化方法。你可以为模拟器创建一个模型，你可以拥有与实现相同的语义，你可以拥有你已经实现的意图的软宏。”

使用正确的功率域和功率端口集来表示功率域间和功率域内是非常具有挑战性的。此外，在右边界插入隔离/电平移位器对验证至关重要，但具有挑战性。为了减轻这些挑战，重要的是要增量地开发和增强UPF文件的功率意图，并在设计开始时和在所有级别的设计中逐级验证设计的功率意图。

此外，对于与操作模式相关的电源管理功能特性，挑战是覆盖与中断等外部事件交叉的同时域状态变化的所有方面，以及时钟门控。同时操作模式变化和压力内部事件的随机刺激，如同时内存访问和外部事件的滑动和时钟门控，提供100%的覆盖率，为电源管理功能质量提供了高信心。

所有这些都回避了一个问题，为什么像时钟门控这样的低功耗技术会使验证变得困难。ANSYS的Gupta表示，在时钟路径中添加逻辑始终是一个挑战，因为它对计时的影响，特别是对于高性能设计。“虽然基于AND/ or的时钟门容易出现故障，需要额外的检查，但基于锁存的设计消除了故障，但在静态定时分析中增加了更多的复杂性。”

结论
考虑到低功耗验证有这么多的考虑因素和选项，在设计新项目时，设计师应该记住一件事。

“低功耗设计最重要的一点就是不要过度使用，”她说。“我们最近会见了一家半导体公司的工程副总裁，他说他的团队在芯片上增加了16个电源门控域。他想知道他是否真的需要那么多，因为这会影响验证周期。因此，在设计低功耗设计时，重要的是要了解应用程序是什么，目标是什么，然后针对这些应用程序进行设计，而不是创建最节能的设计。这可能是一个很好的目标，但可能不是必要的。”

-Ed Sperling对本文也有贡献。

有关的故事
使用模拟器进行功率/性能权衡
芯片设计的大铁在设计周期中更进一步。
3D电力输送
电力输送网络的设计变得更加复杂，当事情变得垂直时，设计师不能再依赖利润。