文摘:
“在过去的几十年里，以不断缩小的节点尺寸生产集成电路的成本和难度大大增加，导致制造业转移到海外。然而，使用离岸代工厂进行芯片制造，在设计流程中引入了新的漏洞，因为制造过程中几乎没有可观察性。与此同时，设计和优化都变得越来越复杂，特别是随着SoC设计的普及。常见的做法，如跨节点大小移植设计和在多个区域/性能权衡中重用核心，进一步使保证复杂化，因为布局特定的特性阻碍了比较。
开发了在制造芯片上进行集成电路分解的方法，以提取制造时的设计文件，如GDSII布局或栅极级网表。虽然成熟的网络列表等效性检查工具包含在任何设计流程中，但缺乏对提取的设计进行更深入分析的工具，以确保硬件保证或从废弃部件中恢复设计。为此，需要一种工具从更高抽象级别的网络列表中提取功能，以重构行为寄存器传输级别(RTL)代码。”
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Katie Liszewski, Tim McDonley, Josh Delozier, Andrew Elliott, Dylan Jones, Matt Sutter, Adam Kimura。
联系作者:Liszewski在battelle组织报道。
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