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更多的疼痛在更多的地方

两部分中的第一部分:随着复杂性的不断增加,削减成本和更快地将设计推向市场的重点也在不断增加。解决方案是什么?

受欢迎程度

对半导体行业来说,痛苦并不是什么新鲜事。事实上,在预算范围内完成复杂设计的痛苦,以及在这些设计中找到错误,是EDA、IP、测试、封装和晶圆代工厂数十年持续增长的原因。

但是,从架构到设计、布局、验证到制造,甚至硅后调试,流程的每个环节都在发生变化。16/14纳米工艺的发展,以及10纳米工艺的发展,引起了各方的关注。本月,创纪录数量的工程师参加了DVCon,以了解更多关于新的验证选项的信息坦率的批评评论S在其中一些表面出现。EUV光刻技术该公司本应在45纳米工艺下完成滑了一跤同样,在10nm节点之前,很可能会给设计团队留下多模式问题。互连已经成为一个挑战,此外还有热密度、功率预算、缓存一致性导致的内存争夺,所有这些都强调了对低功耗和安全性的需求。

单独来看,这些问题中的每一个都是复杂工程领域中的常规问题。综合来看,它们的复杂程度几乎令人难以置信,既代表了新机遇的庆祝理由,也代表了某些领域的警惕——其中有很多不确定的地方。Chip建筑师站在了胜利的一方。2.5D和3D包装已经通过了与这种痛苦直接相关的PowerPoint阶段,现在已经推出了用于描述的测试芯片。在功率调节和更优化的内存使用方面,还有更多的工程设计。材料科学家再次受到追捧。研究高机动材料新的基质也有了新的紧迫性。

本周他在CDNLive的主题演讲中-节奏微软用户会议公司总裁兼首席执行长说,系统公司正在转向SoC电路板和系统设计,以应对移动、云和物联网领域日益增长的机会。但这些公司——亚马逊、苹果、谷歌、联想、微软和三星——也在把重心从芯片转移到系统上,然后再转移回来。虽然这对工具和IP供应商来说似乎是好事,但痛苦的程度主要由无晶圆厂半导体制造商这也导致了整个供应链的变化,使得通用插座在成本和上市时间方面的竞争更加困难。

“功率、面积和成本是真正的问题,”谭说。“还有软件验证和上市时间压力。”

尝试新事物
与任何艰难的转型一样,当企业看到一堵墙迅速逼近时,它们更愿意尝试新的方法。设计的复杂性,以及在高级设计中需要考虑的组件的绝对数量,已经引起了人们对提升抽象层次的兴趣。软件驱动的验证就是一个很好的例子。虽然多年来肯定没有新的硬件用于验证,但在过去的12到18个月里,它突然成为一种必须的方法。

该公司首席技术官伯纳德•墨菲(Bernard Murphy)表示:“更多的验证和验证流程是软件驱动的,而不是软件模拟。Atrenta.当你看的时候验证当真正的问题是“软件能运行吗?”“当你在RTL上运行测试台架时,你并没有接近合理报道.你不仅仅是在验证设计。你也在为功率设计特征。如果你把所有东西都扔在模拟器它会像爬行一样慢下来。但你可以根据运行的软件进行功率分析。”

他说,关于如何解决这个问题,有一些新的想法,包括提高数据不完全准确但在统计上仍然相关的抽象级别。“无论出现什么解决方案,人们都在寻找新的解决方法。”

清理旧东西
也许最明显的解决方案是清理设计过程本身——这种方法在寻求新的解决方案时迷失了方向。从现有流程中挤出更多的效率可以在整个设计过程中产生重大影响。

“这有两个组成部分,”盖尔·哈森说,Synopsys对此RTL合成和测试的高级市场总监。“其一是设计本身的效率。其次是设计过程。在过去的几年里,我们一直非常关注推动新工艺技术极限的设计。但我们也看到一些成熟节点的设计要求类似的东西——130nm、160nm。他们现在想要两层金属层,而不是四层,或者他们想在不增加模具尺寸的情况下加入更多逻辑和功能。”

芯片制造商并没有停止进步,而是在停止向下一个工艺节点转移。即使在最前沿,公司也在28纳米技术上徘徊不前,因为在28纳米技术上有超低功耗工艺,完全耗尽绝缘体上硅衬底,所有这些都可以用193nm浸没光刻和单图案掩模来完成。

哈森说:“一些公司仍在向前冲,但其他公司仍在原地踏步,从他们正在进行的过程中获得更多。”“许多公司觉得有趣和吸引人的是,即使使用旧的净清单,他们也可以节省10%的面积。因此,它们的面积更小,泄漏更少,对时间和频率没有负面影响,而且它们的设计更快。”

即使在高级节点,也有改进的空间。

Cadence的Tan表示:“首先要解决的是硅技术和智能工程。“我看到的图表显示,新芯片将耗资2.5亿美元,这取决于用户。我创办了生产14/16nm技术的公司,花费不到1500万美元。”

分担责任
对智能工程的重视尤其有趣,因为这让芯片制造商重新思考如何构建开发流程。虽然芯片制造商总是很快指责工具制造商,但现实是,所有方面都需要改变。工具需要处理芯片制造商遇到的一些更高级的问题,目前正在进行处理这些问题的工作。

“如果你看看finfet,它们可以在700毫伏的电压下运行,而平面晶体管为1伏,但噪声的净空空间更小,”Aveek Sarkar说,该公司产品工程和支持副总裁ANSYS / Apache.“问题在于,对于签名覆盖,你必须将功率作为一个全局统计问题来处理,所以一个向量不能解决所有问题。需要问的问题是需要多少不同的场景,以及哪些向量是有意义的。签字覆盖是一个大问题。”

这就引出了另一个问题,那就是快速做事是否能得到正确的答案。正如亚特兰大的墨菲所指出的,在某些情况下,统计上的显著性是很重要的,但对于整个芯片来说,什么样的覆盖率才算足够好呢?对于finfet,导线更窄,需要新的方法,因为物理问题,如静电放电到电迁移,从二级效应到一级效应。

“这是一个学习过程,也是一个芯片集成问题,”Sarkar说。“我们需要降低噪声裕度,提高签名覆盖范围,我们需要更快、更可靠地解决所有这些问题。”

而且所有这些都必须以更少的资金和更短的时间完成——尤其是在成熟的市场。

“复杂性是有代价的,”Cadence的一位研究员说。“如果一个平台的发展速度下降,成本就会变得非常重要,这正是我们在手机上看到的情况。进化的速度已经放缓,这使得人们更加关注成本。如果你能以一半的价格获得99%的功能呢?这正是中国公司所擅长的。在降低成本方面,科学依据相对较少。”

但这在一定程度上也取决于芯片制造商,它们需要为自己的流程和竖井增加更多的灵活性。要做到这一点,唯一的方法就是让首席执行官/首席财务官/首席技术官参与进来,因为随着成本成为主要焦点,它必须被理解为整个设计过程的一部分,而不仅仅是工程团队的一部分。当涉及到2.5D堆叠模具时尤其如此,由于中间物或封装的成本,制造成本可能会更高,但整体设计成本可能会更低,良率可能会明显更好。



2的评论

理查德Trauben 说:

静电放电是一个备受关注的严重问题。
反向偏压ESD二极管连接到电源要求
进入供电电网的阻力较低。电流通过
二极管是非平凡的,二极管通过农场电阻边缘。这
据报道,这是否导致了iocell对供应的意外开放
主要交换机供应商的芯片产量大幅下降
狭窄的设计规则。

[…]本系列的第一部分,重点是半导体流中的重叠和新的痛点,从最初的[…]

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