在更多维度上增加密度，加快上市时间。
半导体行业正在加大在先进封装方面的努力，随着新的复杂芯片设计的出现，这种方法正变得越来越普遍。
晶圆代工厂，osat和其他公司正在推出下一波先进的包装技术，如2.5D/3D，芯片和扇出，他们正在开发更多的异国情调的封装技术，承诺提高性能，降低功耗，并缩短上市时间。每种包类型都是不同的，有不同的权衡。与以前一样，高级封装背后的思想是将复杂的模具组装在一个封装中，从而创建系统级设计。但先进的包装面临着一些技术和成本方面的挑战。
先进的包装并不新鲜。多年来，该行业一直在封装模具。但由于成本原因，高级软件包通常用于高端应用程序。
然而，今天，由于几个原因，先进的封装正在成为开发复杂芯片设计的更可行的选择。通常，为了改进设计，业界会开发一个系统级芯片(SoC)使用芯片缩放来将不同的功能安装到单个单片芯片上。但是在每个节点上扩展变得越来越困难和昂贵，并且并不是所有的东西都能从扩展中受益。
一个典型的例子是:英特尔，作为芯片扩展的长期支持者，由于各种制造故障，其10nm工艺遇到了几次延迟。英特尔目前正在加快10纳米的设计，但最近由于产量问题，它推迟了7纳米的设计。虽然该公司誓言将解决这个问题，并继续扩大芯片规模，但它也在通过加大封装力度来对冲风险。
另外两家领先的芯片制造商三星(Samsung)和台积电(TSMC)正在推进5纳米及以上的芯片扩展。但三星和台积电以及其他晶圆代工厂也在扩大他们的封装力度。和OSATs，提供第三方包装服务，不断开发新的先进包装。
先进的封装并不能解决芯片设计中的所有问题。芯片缩放仍然是一种选择。然而，正在发生变化的是，新的包装技术更具竞争力。
“当缩小节点的偏好不再是明确的选择时，包装实际上是完成所需的下一个阶段，”WLP材料的执行董事Kim Yess说布鲁尔科学．“创造性的架构可以使成熟的有源和无源器件的大批量生产成为可能，从而使性能结果更加可靠，拥有成本更低。”
没有一种包装类型可以满足所有需求。选择取决于应用程序，应用程序决定了打包体系结构的样子。这一切都是关于你想要的性能是什么，以及你需要的终端设备的形式因素，”Yess说。
因此，供应商正在开发几种类型。以下是一些最新的技术:
为什么包装?
几十年来，芯片制造商每隔18到24个月就会推出一种晶体管密度更高的新工艺技术。在这种节奏下，供应商推出了基于该工艺的新芯片，使器件具有更大的晶体管密度，新电子产品具有更大的价值。
但是在高级节点上保持这个公式变得越来越困难。芯片越来越复杂，功能越来越小，集成电路的设计和制造成本也飞涨。与此同时，一个完全扩展的节点的节奏已经从18个月延长到2.5年或更长时间。
“如果将45nm与5nm进行比较，我们会发现晶圆成本增加了5倍。这是由于制造该设备所需的处理步骤的数量，”本·拉萨克说，副总裁兼副总经理美国电话号码．
由于设计成本飙升，有能力开发尖端设备的供应商越来越少。许多芯片不需要高级节点。
但许多设计仍然需要先进的工艺。“如果你一直在跟着摩尔定律在美国，你可能会认为规模扩张或创新正在停止。老实说，这不是真的。设备的数量以及它们传播的方式正在以强劲的速度增长。”
尽管许多人正在寻找先进包装等替代方案，但对新设计来说，缩放仍然是一个选择。“这种势头正在推动更多应用领域的更多客户探索替代方案，而不是在昂贵的尖端硅上使用大型单晶片解决方案，”晶圆业务发展副总裁Walter Ng表示联华电子．“我们总是朝着需要更复杂功能的方向前进。这通常意味着更大的芯片。我们总是能够通过迁移到下一个技术节点的能力来实现这一点，这也带来了同样的成本和功耗挑战。我们现在的情况是，这种能力开始不再可行，替代解决方案正成为必须。先进的包装解决方案，加上创新的互连方法，正在提供一些有吸引力的替代方案。但我们需要记住，所涉及的芯片经济学将决定最终的实施。”
几十年来，包装都是事后才想到的。它只是简单地封装了一个骰子。在制造流程中，芯片制造商在晶圆厂的晶圆上加工芯片。然后，芯片被切成丁，组装在简单的常规封装中。
传统的封装技术成熟且价格低廉，但在电气性能和互连密度方面存在一定的局限性。这就是先进包装的用得上的地方。系统I/ o越多，性能越好。
2.5D vs.扇出
市场上有几种先进的封装类型，如2.5D/3D和扇出。这两种类型都在向更多的功能和I/ o发展，支持更大更复杂的芯片。
扇出是一种晶圆级封装技术，其中模具封装在晶圆中。在包装领域，扇出适用于中高端空间。Amkor、日月光、JCET和台积电都出售扇出套餐。
在扇出的一个例子中，一个DRAM芯片被堆叠在封装中的逻辑芯片上。这使得内存更接近逻辑，支持更多带宽。
扇出包由模和重新分配层(RDLs)组成。RDLs是铜金属互连，将封装的一部分电连接到另一部分。RDLs是通过线和空间来测量的，它们是指金属痕迹的宽度和间距。
扇出分为两个部分-标准和高密度。针对消费类和移动应用，标准密度扇出是指I/ o小于500,rdl线路和空间大于8μm的封装。高密度扇出适用于高端应用，I/ o大于500,rdl线和空间均小于8μm。
在高端，供应商正在开发2μm线/空间及以上的RDLs的扇出。“为了跟上当今的带宽和I/O要求，RDL线宽和间距要求越来越小，并且正在以类似的方式处理BEOL该公司的工艺集成工程师Sandy Wen说Coventor他在一篇博客中写道。
为了制造扇出包装，模具被放置在一个类似晶圆的结构使用环氧模具化合物。完成RDLs的形成。单独的模具被切割，形成一个包。
向外推广也面临一些挑战。当模具被放置在化合物中时，它们可以在加工过程中移动。这种效应被称为模移，会影响产量。
有一段时间，风扇输出在I/O计数上是有限的。现在，高密度的扇出正在向更高的I/O计数发展，并入侵2.5D占据的高端领域。
2.5 d是一种高端的叠模封装技术。扇出不会取代2.5D。但扇出的成本较低，因为它不需要像2.5D那样的中间体。
尽管如此，高密度扇出支持更多更大的芯片，这需要更大的封装。通常，包装界在这里使用术语“十字线”。在芯片生产中，十字线或掩模是集成电路设计的主模板。一个十字线可以容纳大约858mm²的模具尺寸。如果模具较大，芯片制造商将在多个十字线上处理芯片。
例如，一个大的芯片可能需要两个网线(2X网线尺寸)。然后，在生产流程中，两个网格分别显影并缝合在一起，这是一个昂贵的过程。
台积电与此同时，该公司正在运送1.5倍十字线尺寸的扇形包装。台积电集成互连和封装副总裁Douglas Yu表示:“我们的目标是在今年第四季度将1.7X的十字线尺寸投入生产。”“2.5倍的网线将在21年第一季度获得合格。”
更大的扇形包装为客户提供了一些新的选择。假设你想要一个包裹高带宽存储器(HBM)。在HBM中，DRAM芯片相互堆叠，从而在系统中实现更大的带宽。
HBM主要存在于高端和昂贵的2.5D封装中。现在，凭借更大的封装尺寸，日月光半导体和台积电正在开发支持HBM的更便宜的扇出封装。
还有其他新的选择。日月光半导体和台积电正在开发带硅桥的扇出。英特尔是第一家开发硅桥的公司。在高端封装中，桥是连接封装中一个芯片和另一个芯片的一小片硅。桥梁被定位为比2.5D更便宜的替代品插入器．
桥梁承诺为扇出带来新的功能。例如，台积电传统扇出的特点是间距为40μm，在2μm-2μm线/空间上有3层RDL。“(台积电的硅桥)技术可以将局部间距降低到25μm，以节省芯片面积。0.4μm和0.4μm的RDL线和空间提供了更高的互连密度，”Yu说。
与此同时，2.5D技术不会消失。一些公司正在开发具有更多I/ o的大型设备架构。目前，2.5D是唯一的选择。
在2.5D中，模具堆叠在中间层上，中间层包含了硅通孔(tsv)。interposer作为芯片和电路板之间的桥梁，提供更多的I/ o和带宽。
在一个示例中，供应商可以将一个FPGA与四个HBM多维数据集结合在一起。仅在一个立方体中，三星最新的HBM2E技术就将8个10nm级16gb DRAM芯片相互堆叠在一起。这些模具使用40,000 tsv连接，可实现3.2Gbps的数据传输速度。
像扇出一样，2.5D也在扩大。例如，台积电正在为2.5D开发硅桥，这为客户提供了更多的选择。台积电正在研发中准备1.5倍的网线版本(4个HBMs)， 3.0倍的网线尺寸(8个HBMs)。
总而言之，2.5D仍然是高端产品的选择，但风扇正在缩小差距。那么，扇出技术与2.5D技术相比如何呢?在一篇论文中，日月光半导体将其扇出技术称为FOCoS，将其两种扇出封装类型(芯片先出和芯片后出)与2.5D进行了比较。每个包由ASIC和HBM组成。目的是比较翘曲、低k介电应力、中间体/RDL应力、接头可靠性和热性能。
两种FOCoS封装类型的翘曲低于2.5D，这是由于组合模和堆叠基板之间的CTE不匹配较小日月光半导体的赖伟宏在论文中报道。“芯片第一和芯片最后的foco(低k)应力都低于2.5D。”
2.5D的互连铜的应力小于扇形铜。Lai说:“2.5D，芯片优先的foco和芯片后置的foco具有相似的热性能，并且它们都足够适合高功率应用。”
更多的选择-小纸片，小口
除了2.5D和风扇外，客户还可以开发定制的高级包。可选器件包括3d - ic、芯片、多芯片模块(MCMs)和系统级封装(SiP)。从技术上讲，这些不是包类型。它们是用于开发定制包的体系结构或方法。
一个SiP是一个自定义的包或模块，由一个功能电子系统或子系统组成，根据ASE。SiP涉及工具箱中的各种技术，其中可能包括不同的设备、无源和互连方案等。从这些选项中进行选择，客户可以开发一个定制的SiP包来匹配其需求。
Chiplets是另一种选择。对于小芯片，芯片制造商可能在库中有一份模块化模组或小芯片的菜单。小芯片在不同的节点上可以有不同的功能。客户可以混合和匹配这些芯片，并使用模对模互连方案将它们连接起来。
芯片有可能解决一个重大问题。在高级节点上，单片芯片既大又贵。使用晶片，客户可以将较大的模具拆分成较小的块，从而降低成本并提高产量。TechSearch International总裁Jan Vardaman说:“我们喜欢说芯片是将一个整体模具分解成零件，然后再制造这些零件，但它们仍然是一个单一的模具。”
还有其他好处。“最终，封装技术是关于增加密度和降低功率，允许芯片连接在一个封装中，其功能匹配或超过单片SoC的功能。这种方法的好处包括更低的成本、更大的灵活性和更快的上市时间，”英特尔工艺和产品集成总监Ramune Nagisetty在最近的一次演示中表示。
使用芯片方法，供应商可以开发3d - ic或mcm。反水雷舰集成模具并将它们连接到一个模块中。一个3 d-ic可能有几种形式。它可能涉及到内存上的逻辑堆叠，或者包中逻辑上的逻辑堆叠。
例如，英特尔已经开发了各种类似芯片的架构。该公司内部拥有开发这些架构的部件，包括自己的IP块、硅桥和模对模互连技术。
图1:使用英特尔bridge和fooveros技术的2.5D和3D技术。来源:英特尔
模对模互连是至关重要的。它将一个骰子与另一个骰子连接在一个包中。每个模具由一个具有物理接口的IP块组成。一个具有公共接口的模具可以通过短线与另一个模具通信。
该行业正在开发几种模对模接口技术——高级接口总线(AIB)、束线(BoW)、CEI-112G-XSR和OpenHBI。
开放领域特定架构(ODSA)小组正在开发其中的两个接口——bow和OpenHBI。OpenHBI是一种源自HBM标准的模对模互连技术。BoW支持各种包。两家公司都在研发领域。
英特尔的芯片技术被称为AIB。英特尔也在开发符合aib标准的芯片。
在英特尔继续开发芯片的同时，其他设备制造商也可以获得AIB技术，并使用自己或第三方的IP开发类似的架构。
英特尔的内部产品可以使用AIB。在CHIPS联盟网站上，AIB也作为一种开源、免版税的技术提供给第三方。
AIB的新版本正在开发中。CHIPS联盟(一个行业联盟)最近发布了AIB 2.0版本规范草案。AIB 2.0的边缘带宽密度是AIB 1.0的6倍以上。
不过，对于大多数公司来说，开发类似芯片的架构是一个重大挑战。从不同的供应商获得可互操作和测试的芯片的能力仍然是一个未经验证的模型。
这里有一个解决方案。例如，Blue Cheetah Analog Design正在为AIB开发一种发生器。生成器支持跨各个进程的注销就绪AIB自定义块。Blue Cheetah首席执行官Krishna Settaluri表示:“通过按按钮速度生产定制块，Blue Cheetah的生成器缩短了上市时间，并减少了生产磁带准备IP所需的工程工作。
这并不能解决所有问题。首先，小芯片需要已知的好模具。如果一个或多个芯片在堆栈中出现故障，整个包可能会失败。因此，供应商需要一个健全的生产策略和良好的过程控制。
“随着先进的包装工艺变得越来越复杂，功能越来越小，对有效的过程控制的需求继续增长，”Tim Skunes说，研发副总裁CyberOptics．“考虑到这些工艺使用昂贵的已知优质模具，失败的成本很高。”
更多chiplets
对于高级包，供应商使用现有的互连方案。在封装中，模具使用铜微凸块和支柱堆叠和连接。凸起/支柱在不同设备之间提供小而快速的电气连接。
目前最先进的微凸起/柱是间距为40μm ~ 36μm的微小结构。凸起/支柱是使用各种设备开发的。然后，使用晶圆粘合机将模具堆叠并粘合。
为此，该行业使用热压缩粘接(TCB)。TCB粘接器拿起一个模具，并将凸起对准另一个模具的凸起。
TCB是一个缓慢的过程。此外，凸起/支柱正在接近其物理极限，大约20μm的间距。
这就需要一种叫做混合键合的新技术。仍在研发包装，混合键合堆栈和键合模使用铜到铜互连。与现有的堆叠和绑定方法相比，它提供了更大的带宽和更低的功耗。
铸造厂正在为先进的封装开发混合键合。举例来说，台积电正在研究一项名为“集成芯片系统”(SoIC)的技术。通过混合键合，台积电的SoIC可以在10μm以下的间距实现类似3d的芯片结构。
近日，台积电公布了SoIC路线图。到今年年底，SoIC将推出9μm粘结间距，2021年年中推出6μm粘结间距，2023年初推出4.5μm粘结间距。
把混合键合从实验室搬到工厂不是一个简单的过程。该公司高级市场总监Stephen Hiebert表示:“铜混合键合的主要工艺挑战包括防止空隙的表面缺陷控制，纳米级表面形状控制，以支持强大的混合键合垫接触，以及控制铜垫在顶部和底部模具上的对齐心理契约．
与此同时，其他人也在开发芯片。例如，在通信行业，原始设备制造商在系统中集成了大型以太网交换机soc。SoC由一个以太网开关模和一个并行转换器在同一个芯片上。
TE Connectivity的技术专家和行业标准经理Nathan Tracy表示:“随着速度的提高，光刻技术的几何形状越来越精细，模拟和数字结构的比例就不一样了。”特雷西也是OIF的总统。
“如果你有一个开关模具，它有一个数字部分。然后，你有SerDes，一个为芯片提供I/O的序列化器/反序列化器。这是一个模拟结构。它不能很好地扩展，”特雷西说。
随着系统向更快的数据速率发展，SerDes占用了太多的空间。因此，在某些情况下，SerDes函数从较大的模组中分离出来，并分解为较小的模组或小芯片。
然后，所有的模具被集成到一个MCM中。大的开关芯片位于中间，四周环绕着四个较小的I/O芯片。
这就是标准适用的地方。OIF正在开发一种名为CEI-112G-XSR的技术。XSR连接MCMs中的芯片和光引擎。
结论
显然，先进的包装是一个狂热的市场，有越来越多的新选择。
这对客户来说很重要。带芯片缩放的单片芯片不会消失。但每一次都变得越来越困难和昂贵。
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