IRDS光刻路线图;替代的岩画技术。
IRDS光刻路线图
《微/纳米图案、材料和计量学杂志》(JM3)发表了一篇概述光刻技术发展路线图以及未来15年的各种挑战。
这篇论文叫做“器件与系统光刻技术国际路线图”该公司预计，至少在2034年0.7nm节点之前，极紫外(EUV)光刻技术及其下一代版本仍将是领先芯片的主要制版选择。但在这条道路上，该行业面临着各种各样的挑战。其他模式技术，如直接写入，定向自组装(DSA)和纳米压印，可能会有一席之地。所有这一切都可能根据技术、成本和其他因素的变化而改变。
该路线图将有助于指导光刻行业未来的投资和研发计划。它还阐述了未来15年的需求、可能的选择和预期的挑战。Mark Neisser是一名光刻技术老手，也是厦门大学Tan Kah Kee创新实验室的技术总监，是2021年光刻路线图论文的作者。这篇论文在SPIE数字图书馆。
本文对《光刻学》的光刻章节进行了回顾和补充年度国际设备与系统路线图(IRDS)报告。IRDS报告还包括工厂集成、计量、CMOS、良率提高和应用基准测试等主题。
IRDS报告的前身是ITRS或国际半导体技术路线图。在1998年至2015年期间，ITRS文件每年由专家制作。其目标是作为各种芯片和设备技术的主要参考。
IRDS是ITRS的继承者，是一组预测，提供了一个大纲，“简化了关于电子设备和系统发展的学术、制造、供应和研究协调”。IRDS路线图预测了半导体未来面临的挑战以及应对这些挑战的可能解决方案。它表明，逻辑器件将在未来10年推动关键尺寸的缩小和模式的改进。
光刻技术是在芯片上刻印微小特征的艺术，它对先进设备的开发至关重要。直到2018年，芯片制造商使用基于光学的193nm波长光刻工具来绘制高级芯片功能。通过各种技术，芯片制造商将193nm光刻工艺扩展到了7nm。但在5nm工艺下，使用这些技术太复杂了。
这就是极紫外(EUV)光刻技术的用武之地。基于13.5nm波长，EUV光刻简化了制模过程，使下一波芯片成为可能。
2018年，三星和台积电插入了ASML的0.33 NA EUV扫描仪，用于制造7纳米芯片。ASML的EUV扫描仪可实现13nm分辨率，每小时(wph)生产135至145片晶圆。如今，三星和台积电正在使用EUV制造5nm芯片。3nm技术正在研发中。三星和SK海力士正在加大EUV DRAM的生产力度。英特尔和其他公司也计划将EUV投入生产。
展望未来，IRDS光刻路线图概述了一个可能的场景。“如果使用双重图案，已经在制造中使用的极紫外光刻(EUV)系统可以解决路线图上最小的线条和空间尺寸。对于接触孔和其他孔类型，使用现有工具进行两次曝光已经可以解决到2025年“1.5nm”之前所需的最小间距问题。‘1.5nm’节点可以通过双重曝光实现，”Neisser在论文中说。
然后，到2025年，业界预计将迁移到高NA EUV，这是使用0.55 NA镜头的下一代版本。目前的EUV工具使用0.33 NA的镜头。
根据路线图，在2034年所谓的0.7nm节点之前，高na EUV预计将成为器件的主要光刻选项。但是有引入高na EUV扫描仪的几个挑战．
还有其他问题。“未来10年的主要光刻挑战主要与噪声和缺陷有关。覆盖预计也是一个挑战，”Neisser在论文中说。
哈里·莱文森是微/纳米图案、材料与计量学报(JM3)他补充说:“这样的路线图对平版印刷师来说是无价的。它们使我们能够就技术参数和目标进行有意义的交流，否则这些问题对公司来说太敏感而无法讨论。它们还为专注于光刻技术的不同元素的人们提供了共同的参考——设备、材料、掩模和计量。”
替代的岩性成像技术
的IRDS光刻纸也有地址其他所谓的下一代光刻技术。这些技术包括DSA、直写光刻和纳米压印。
DSA本身并不是一种工具技术。这是一种与其他光刻系统一起工作的互补模式方法。例如，EUV光刻可以与DSA结合使用，以实现精细图案。DSA可以使用嵌段共聚物形成图案。在DSA中，光刻系统在结构上形成预先定义的图案。这种结构上涂有嵌段共聚物，然后自组装成微小的图案。
控制缺陷是DSA的众多挑战之一。这就是为什么DSA多年来或多或少失去了一些动力。不过,英特尔继续追求DSA．
与此同时，多年来，直写或无掩模光刻被认为是终极的制版技术。直写光刻最初是由IBM在20世纪80年代开发的，它利用电子束工具直接在晶圆上绘制微小特征的图案。
直写很有吸引力，因为它不需要昂贵的掩模。但是单束电子束光刻的吞吐量太慢，对于批量生产IC来说成本太高。因此，单光束直写工具被降级到小众应用，如化合物半导体和光子学。
为了解决吞吐量问题，业界一直在开发利用多个电子束的直写电子束系统。但到目前为止，这项技术仍在生根发芽，并已被降级为小众应用。
纳米压印光刻技术(NIL)也处于不同的发展阶段。在20世纪90年代以来的作品中，NIL就像一个冲压过程。最初，电子束系统根据预先定义的设计在模板上形成图案。然后，在单独的衬底上涂上抗蚀剂。将模版压在基片上，在基片上形成特征尺寸低至5nm或更大的模版。
NIL的最大挑战是覆盖、缺陷和吞吐量。不过，在最近的SPIE掩模+ EUV会议上，佳能发表了一篇关于EUV的论文实现亚3nm覆盖的纳米压印光刻方法．佳能一直在开发一种用于内存生产的纳米压印光刻系统。
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