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低功耗芯片:要注意什么

增加交互和复杂性需要更多的工具和跨域技术。

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先进节点和先进封装中的低功耗设计正在成为一个多方面的、多学科的挑战,其中一长串问题需要单独解决,也需要在其他问题的背景下解决。

随着每一个新的前沿流程节点的出现,以及日益密集的封装,有问题的交互的可能性也在增长。这反过来又会导致产量低、成本高昂的重新旋转和现场故障。因此,架构师和设计人员在设计过程的早期就开始检查可能的交互和各种用例。他们正在寻找方法来管理日益复杂的设计,这些设计可能会引入各种可能不会单独出现的错误。

“许多电源管理技术,包括多电压电源关闭,可以显著增加设计的复杂性,因为它实际上关闭了设计的部分操作,”Renu Mehra说,数字设计集团的研发部门主管Synopsys对此.“因为设计的所有不同部分都在相互交流,所以很容易将设计的失效部分传递到设计的其他部分。这意味着我们需要非常小心,我们已经正确地隔离了那些将被关闭的片段,这样其他正在运行的片段就不会被损坏。确保从一开始就运转良好是非常重要的。此外,在运行模拟之前,在一开始就有一个完整的功率意图也是很重要的。大多数仿真工具本身就能理解趟车和动力意图,并能够综合关闭部分设计同时与活动部分。”

Peter Greenhalgh,技术副总裁和手臂表示同意。“当然,低功耗设计会带来bug,”他说。”时钟门控这是一个示例,您希望尽可能积极地节省电力,但有可能过于积极地禁用时钟并产生功能错误。幸运的是,过于激进的时钟门启用和任何其他功能性错误之间没有验证差异,这意味着标准的验证技术足以捕获时钟门启用的错误。”

这并不是说现有的设计工具不管用。而是在正确的时间需要更多的人,设计团队需要意识到并能够接触到所有人。例如,静电尺检查器是检查电气规则并确保电气规则不违反的必要设备。

“如果你从一个电压到另一个电压,检查是否a水平移动装置在两者之间都有明确规定,”Mehra说。“或者,如果你打算使用留存技术,比如在休息期间保留状态,有些留存技术可能比其他技术更复杂。有一种非常有效的方法来实现使用零引脚保留单元的保留,但如果你有,你还必须检查时钟线和复位线是否为这种保留使用正确隔离。这种静态检查是一个非常重要的部分,这样你就可以从一开始就得到正确的设计。在设计实现的过程中,越早提供意图,效果就越好。有些人可能会提供意图,比如它等于x、y或z,但这不会准确地实现与模拟的完全相同的东西。这是因为合成要做很多优化,比如电流传播,电路的结构可能会改变。这意味着你写的意图,如果你打算在综合之后在实现中使用它,是完整的。但是,当您在位置和路线阶段使用它时,它的应用可能略有不同,可能无法完全实现您心目中的意图。建议是一开始就指定它。”

Rob Knoth,数字实施和签字的产品经理节奏他认为低功耗技术就像一个蛋糕。“这在很多地方都有体现,不仅仅是低功耗,”Knoth说。”测试设计是另一个领域,随着安全设计越来越重要,也有同样的担忧。在所有这些领域中,建筑师和设计师必须了解如何修改设计,在什么时候修改设计,以及如何验证设计。在任何这些技术的早期,无论是为测试而设计,为安全而设计,还是低功耗技术,所有的技术都是非常手工的,或者是脚本化的,对每个从事工作的客户都是独一无二的。在那里,你真的必须在验证方面加强这么多,比如运行函数向量,用正式的验证技术来处理它,等等,这些验证技术今天仍然是绝对需要的。”

一旦技术变得更加主流,自动化就会取代自定义脚本。”低功耗技术在美国,虽然它可能是由一些真正高级的用户开始的,他们正在使用一些最早的移动产品,但现在它已成为主流。”这是蛋糕的基础。它已经从一种习惯变成了普遍存在,比如权力意图。您正在编写RTL,但是您几乎100%地编写它的功能,例如,“这是我的东西必须做的功能”,因此验证都是围绕功能进行的。但是EDA在实现过程中会考虑到电源意图,自动插入,修改,你会得到像电源岛,常开单元,隔离单元等,现在设计的修改更可预测,更可测试。在到达您的设计之前,还有单元测试,以及软件和流程。虽然你有了一点信心,但你还是要做一些事情形式验证,所有的低功率检查,检查与功率意图文件等。该过程的另一部分包括功能测试,以确保RTL功能良好,其中低功耗检查确保在合成、放置和路由过程中任何新插入的代码都符合您的意图。”

下一层是RTL.如果电力效率不够高,还有什么办法呢?其中一些问题是显而易见的,比如时钟门控或内存使用效率不高。从那里开始,编辑RTL并沿着堆栈往上爬。

“低权力的正式验证不会帮到你,但是功能验证可以,”Knoth说。“一旦你开始采用顺序等价之类的东西,它们就绝对是面包和黄油。这是一种许多纯RTL设计人员都熟悉的技术,但是如果您遇到一些习惯于将RTL作为输入的人,他们习惯于只做合成和位置和路线,他们可能不会意识到这一点。关于谁拥有RTL的界限越来越模糊了。这是一个关键的部分,因为这是自由的权力。它不需要你做一堆的架构,总是打开的单元格,你要关闭的东西。只是,‘这是我的设计,基于函数向量进行深入分析。“这些工具指出你可以在哪些方面节省更多电力?”这是一个巨大的增长领域。”

在堆栈的最顶端是最新和最广泛的低功耗技术,即pre-RTL。“这又回到了系统架构,以及在C代码级或MATLAB级工作的人,”他说。“现在有一套更好、更详尽的工具,可以让你做高级合成之类的事情。在传统的高级合成机制下,你拿着C代码,通过高级合成,然后生成RTL。”

无论是芯片还是IP,都适用同样的规则。挑战在于同时理解所有不同部分的潜在相互作用。

“为了控制电源,最常见的方法之一就是使用时钟门控技术来减慢或禁用未使用的IP或芯片,”at的IP核总经理马特·琼斯(Matt Jones)说Rambus.“当你放慢速度,并以不只是打开管道让它吹散的速度运行时,你就会引入这两者的概念时钟域交叉以及随之而来的启动和关闭周期。打卡并不简单。在时钟速度和数据速率方面,速度越高,关闭它们,打开它们,玩它们当然会增加一些设计的复杂性。做到这一点绝对是一种艺术形式。”

电源管理像时钟门控和其他方法这样的技术会增加设计的复杂性,这反过来又增加了错误的机会,特别是当块或整个芯片进入和离开各种状态时,以及组件以不同的速度老化时。不同的公司处理方法不同,但一般情况下,问题需要在系统和组件级别处理,设计团队需要跨越两个世界。内存选择和策略,例如内存中计算和近内存计算,可以比一系列低功耗技术节省更多的电量。

“如果你使用的是5nm器件,你在该节点上的闪存越少,你在SRAM上节省的就越多,”Sandeep Krishnegowda说,该公司的市场营销和内存解决方案应用高级总监英飞凌.“这也降低了SoC的功耗。所以我们看到所有这些不同的概念,并说,这不仅仅是性能的10倍提高。它还将功耗降低2倍或3倍,演变为更高性能的非易失性内存,用于直接执行代码。”

挑战极限
简单地说,设计团队为了使这些系统和系统的系统工作而需要权衡的数量正在增加。所有这一切都始于芯片级别。

“这个行业已经走上这条道路有一段时间了动态电压和频率缩放这是一个有趣的想法,‘也许我可以降低电压,直到我再也不能。也许我可以改变速度,直到我再也不能了,’”Rambus的杰出发明家史蒂文·吴(Steven Woo)说。“它让你更接近可靠行为的边缘。另一个影响因素是,硅的不同工艺角会有一些不同的表现,这意味着会有更多的物理效应,包括邻近的IP片段在做什么,因为如果电压不够高,它们会引入噪声,影响电压边际。”

吵闹的邻居也会开始影响正确性。“其中一些技术的挑战是物理效果变得更加重要,你周围发生的事情也变得更加重要,”Woo说。“当你使用这些技术,试图通过电压操纵和频率操纵来获得更低的功率时,必须充分理解信号完整性和电源完整性等学科。在过去的几十年里,我所看到的是,芯片的设计和架构已经从某种程度上与系统中正在发生的物理现实隔离开来。如今,你必须更加了解系统中物理上发生了什么。所以它是理解电压,噪音,你周围元素的功率,以及电压如何移动的动态性质。电源完整性和信号完整性都非常重要。芯片架构师和系统设计师必须更加了解他们所处的物理环境。”

动态和漏功率
权力需要在多个层面上得到解决。漏电流从40nm下降到16/14nm变得越来越成问题,当引入finFETs解决了两个流程节点的问题。但从那以后泄漏量一直在稳步增加,需要一种新的栅极结构来控制5nm以下的静态泄漏。即使在设备断电的情况下,这种泄漏也会继续消耗电池,并且会增加设备产生的热量。

相反,由于密度的增加,动态功率在每个新节点上逐渐变差。热量需要被引导,逻辑通常需要在其他附近组件的背景下设计,有时使用棋盘类型的方法来防止各种物理影响。

“在较老的技术节点中,有功功率更占主导地位,因此所有这些数据不活跃的时钟都可以被门控,而且有很多技术可以进行时钟门控,”Mallik Vusirikala说有限元分析软件.“但随着技术节点的发展,漏电占主导地位,我们开始使用电源开关。我们不只是控制逻辑,而是控制整个力量。每一种技术都有不同的问题。”

对于时钟门控,需要逻辑检查。“但从电源供应的角度来看,如果你突然用时钟门打开大量的电源,会发生什么?如果时钟控制着大量的逻辑,突然它关闭了,这意味着突然需要能量,”Vusirikala解释道。“你如何控制这种电力需求?电力必须通过电池提供,中间还有一个组件。这意味着有很多电感。电感的性质是它不允许电流的快速变化。这意味着芯片上的大量电流需求需要得到足够的满足,这样才不会引起动态电压下降。在这一点上,有一些方法可以使用分析工具来分析电源的瞬态性质,这些分析工具可以测量特定斜坡的电压降量。设计反馈是你不能一次打开这么多时钟。 You might have to phase it out. You might have to look up like 20 cycles ahead, and then you slowly start ungating the clock.”

这种情况可以从功率暂态分析中受益,它改变功率并分析电压降。这种分析可以通过多种方式进行。该分析可以在任何实例级别进行,以确定压降影响。在封装和芯片级接口上,可以使用使用芯片的工具对整个芯片进行建模香料子电路的方法。这涉及到改变电源以查看电源噪声的影响,这也涉及到封装。

Vusirikala说,一旦电源开关打开,就会有大量未充电的区域开始充电。“这意味着需要大量的电流来为整个开关电源充电。这同样意味着开关必须依次关闭,而不同种类的晶体管将被用来打开。在这里,弱开关晶体管可以在块打开时使用。但一旦区块启动,它就必须以速度运行,这意味着它目前的需求要高得多,所以在特定区块加速和运行时,使用的晶体管的强度会有所不同。”

确定电源开关的最佳顺序是另一种类型的分析,应该避免在低功耗设计中出现问题。有几种方法可以分析需要多少个开关,以及需要打开开关的顺序。一旦它们被打开,对其他实例有什么影响?必须仔细分析这一点,因为它决定了单元格的位置。有多少开关被放进去,开关打开的顺序是什么。

还需要进行逻辑检查,以确定电源噪声的影响以及如何最好地实现电源。Vusirikala说:“如果有一个信号从一个开关域到另一个开关域,那么在电源轨道之间就需要隔离单元,因为如果一个终端的门是挂着的,它就来自一个开关电源,并且它是关闭的。”“如果它在功能状态下驱动晶体管,栅极进入瞬态,它将严重泄漏。为了解释所有这些事情,当有信号从一个功率域跨越到另一个功率域时,应该进行逻辑检查。你有隔离室或电平转换器吗?电平转换器是低功耗设计必须考虑的另一个关键方面。如果信号从0.8伏驱动到1.2伏的域,则需要电平移位器,因为如果没有电平移位器,1.2伏的阈值将与0.8伏的阈值不同,因此它可以同时驱动PMOS和NMOS堆栈上电。这些检查可以确保适当的隔离,并且在信号入口的功率域上添加适当的电平移位器。”

结论
随着设计追求越来越低的功耗,技术也变得越来越丰富。

“这有两个角度,”Cadence的Knoth说。“一个是在预实施阶段,在这个阶段你可以审计你的电力效率,我们可以告诉你要编辑哪行来恢复X毫瓦。另一个角度是RTL重用情况,在这种情况下不允许编辑RTL。这里的美妙之处在于,同样的工具可以提高电力效率,引导电力减少与综合和地点和路线环境集成在一起。这样,在实现过程中,可以自动应用一些需要编辑RTL的内容。形式验证在这里可能很关键,因为它可以以自动的方式完成其中一些工作。你不需要编辑RTL,但你仍然需要点i和交叉t;你仍然需要确保它们在形式上是等价的。”

Knoth说,从技术的角度来看,这是一个大问题,因为更大的改变将大大降低功率,特别是能源。他说:“能源方面的重大胜利是一场建筑游戏。”“它们不是通过在这里撒一些高VT细胞来实现的。我们讨论的是改变时钟频率,或者从定点到浮点,或者某个总线需要多宽?当涉及到电力和能源时,大而多肉的东西会产生重大影响。”

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