问题和选择在5nm

虽然晶圆代工厂正在加紧16nm/14nm节点的工艺，但供应商也在忙着开发10nm及以上的技术。

事实上，芯片制造商正在敲定他们的10nm工艺产品，但他们仍在权衡7nm的技术选择。如果这还不够，集成电路制造商开始考虑5纳米及更远的选择。

如今，芯片制造商已经看到了利用传统CMOS实现5nm工艺的路径，尽管3nm工艺在未来仍然太遥远。但根据国际半导体技术路线图(ITRS)， 5纳米技术并不遥远，预计将在2019年出现。

不用说，5nm路线图可能会下滑。在5nm技术上仍有许多未知和挑战。问题很明确:5nm技术会实现吗?如果是这样，芯片制造商将如何实现这一目标?

与以前一样，芯片制造商必须依赖光刻技术来进行IC缩放，但模版技术仍在不断变化。极紫外线(EUV)光刻技术和其他下一代光刻技术(NGL)被认为将推动集成电路行业向先进节点发展，但大多数下一代光刻技术都被推迟了，仍然没有准备好。

因此，芯片制造商必须继续扩展今天的193nm浸泡与多个模式但问题是光学技术何时会最终失去动力?

不过，光刻商不能再等了，他们正在为5nm制程技术排队。“有许多选择，”Yan Borodovsky说，高级研究员和高级光刻主管英特尔．“所有这些都是可行的。”

选择可能会在一夜之间发生变化，包括常见的怀疑- dsa, EUV，多束，纳米压印和193nm浸泡/多图案。它也可能需要一些不同的方法，如高数值孔径(NA) EUV, EUV与多图型或DSA。

选择性沉积，一种类似未来模式的选择，也可能发挥作用。“除了光刻技术，你还将看到材料方面的许多创新，”该公司蚀刻业务部门副总裁兼首席技术官Uday Mitra说应用材料．“人们在谈论选择性沉积，你开始从下往上生长东西。”

看水晶球
除非光刻技术取得重大突破，否则芯片制造商将使用目前的193nm浸渍工艺，并在16nm/14nm和10nm上采用多种制式。然后，在7纳米，光刻路线图也相当简单。目前，芯片制造商计划使用EUV和/或193nm浸入式多模式。当然，这取决于EUV的准备程度。

不过，到5nm时，集成电路行业可能会完全不同。例如，今天的finFET晶体管预计将在5nm处达到物理极限，这推动了对下一代晶体管架构的需求。和以前一样，领先的下一代晶体管候选人是gate-all-around场效应晶体管纳米线fet, SOI finfet和隧道场效应晶体管．

如果芯片制造商转向下一代晶体管，该行业可能会需要新的晶体管EDA工具，制造材料和设备。

考虑到5nm所需的巨大而昂贵的变化，还有其他情况。一种可能是芯片制造商可能会推迟5nm工艺。该行业可能会选择发展，而不是扩大规模2.5 d/三维集成电路芯片作为规避光刻相关成本的一种手段。

英特尔的Borodovsky称:"对于5nm技术，技术选择尚不明确。"“设计选项也不明确。我们还需要两年时间来选择最佳解决方案。”

的选项
无论如何，光刻工都必须提前做好准备。那么5nm工艺有哪些可能的选择呢?目前仍有一些未知因素，但最佳方案是Borodovsky所说的“互补光刻”。

在这种技术中，有一个两步图案化过程-线条和切割。理想情况下，193nm的浸泡液可以绘制线条，而EUV或另一种NGL可以处理较难的部分——切割。

如果NGL继续延迟或在5nm时失败，那么该行业可能需要将光刻技术扩展到5nm。但这能奏效吗?实际上，单次曝光的193nm光刻在40nm半间距时达到了极限，但业界通过使用各种分辨率增强技术(ret)扩展了光学。

东京电子有限公司(TEL)展示了一种自对齐的八元图工艺，可以实现5.5nm的特征。英特尔的Borodovsky说:“我们知道怎么做，因为薄膜的容忍度要比这好得多。”“所以，并不是音高划分会阻止更多的扩展。但当你不得不打破那些音高在那些线路上提供电子功能。这才是你需要担心的。你还必须担心边缘放置错误。”

在先进的节点上，光刻技术还面临着其他挑战。"我们将尽可能扩大(光刻技术)的应用范围，"中兴科技研发副总裁林伯恩(Burn Lin)表示台积电，“但覆盖精度是机械和计量有限的。”

八元组模式本身就令人生畏。特拉法斯(Brian Trafas)表示:“你可以做到这一点，但有很多层面。KLA-Tencor．“这既复杂又昂贵。”

对于集成电路设计师来说，八联体图案的想法是可怕的。在八组图案中，至少在理论上，蒙版层被分配了八种颜色。然后，将蒙版图层从原始绘制的布局拆分为8个新图层。

使用这种复杂的方案，未来可能只有少数芯片制造商有能力设计和制造芯片。“如果我们必须坚持193nm浸渍工艺，尖端半导体业务将会大不相同。这可能会将前沿节点的可用性限制在少数几个，”东芝首席执行官藤村昭(Aki Fujimura)表示d2．“(这就是为什么)我们都希望EUV将在7纳米工艺上实现。”

但目前尚不清楚，由于电源的持续延迟，EUV是否会为7nm做好准备。还有其他限制。EUV采用13.5nm波长，分辨率可降至22nm半基音高。因此，要在7nm和5nm处进行特征图案，EUV将需要多个图案。

“如果你把EUV引入画面，它对7nm有一些帮助。但这并不是7nm制程的全面解决方案，”该公司高级经理兼EUV光刻副总监Pawitter Mangat说GlobalFoundries．“即使是在0.33 NA的5nm波长，EUV也无法解决这个问题。你需要高钠。”

理论上，高NA透镜可以提高EUV分辨率。但这也可能要求掩模行业转向新的9英寸掩模尺寸。如今，口罩的标准尺寸是6英寸。不用说，口罩行业缺乏资源来移动到一个新的网线尺寸。

为了支持6英寸的掩模，ASML提出了一种用于EUV的变形透镜。变形透镜将支持0.5 ~ 0.6 NAs作为提高分辨率的手段。两轴透镜在扫描模式下支持8倍放大，在另一个方向上支持4倍放大。

然而，采用这种解决方案，EUV扫描仪的吞吐量可能会受到影响。这将暴露晶圆只有一半的场大小。EUV扫描仪本身可能需要重新设计，这可能是一个昂贵的提议。

同时，另外两个ngl -多束电子束光刻而且Nanoimprint光刻在他们开始讨论5nm之前还有一段路要走。

定向自组装(定向自组装)，但有可能是7nm和5nm。DSA与193nm浸液或EUV一起使用，利用嵌段共聚物来降低最终打印结构的间距。

DSA面临着一些挑战，即缺陷。另一个问题是为dsa设计。例如，在一个实验中，三星在27个工艺角的布局中组装了1000多个DSA导向图案。“估计总验证时间很容易就超过了6个月，”研究人员Seong-Bo Shim说三星．

为了减少这些时间，三星提出了一个由两部分组成的解决方案——建模和验证。建模部分包括测试指南模式化、准备和表征。这决定了引导模式是否会导致缺陷。然后，在验证过程中，还有另一个表征步骤。这反过来又能探测到一个热点。“我们尝试了两种类型的模型方法，”他说。“一种是切线，它显示出更高的准确性，但它没有可扩展性。另一个是全球模式。它的准确性稍低，但可扩展性更强。”

除了ngl，还有一种新兴的选择性沉积。选择性沉积技术仍处于研发阶段，可用于在器件上选择性沉积材料，即金属在金属上，介质在介质上。“今天有很多人都在考虑这个问题，”吉里什·迪克西特(Girish Dixit)说林的研究．“选择性沉积可以用于许多领域，包括做边缘或以牺牲某些东西为代价去除某些东西。”

选择性沉积包括使用特殊化学物质和现有的原子层沉积(ALD)工具。它还利用了类似ALD的分子层沉积(MLD)。“使用MLD，你通常会制造出主要由碳、氮、氧和氢组成的有机物质。在经典的ALD中，你制造的是无机材料。康奈尔大学化学与生物分子工程学院教授詹姆斯·恩格斯特罗姆(James Engstrom)说。

传统ALD与选择性沉积ALD有一定的区别。“区别在于你以某种方式欺骗了ALD过程，使其在材料A上生长，而不是在材料B上生长，”Engstrom说。

选择性沉积不能取代光刻，但它确实解决了边缘放置误差的问题。北卡罗莱纳州立大学工程学院教授格雷戈里·帕森斯(Gregory Parsons)说:“当你想让一件东西与另一件东西对齐时，控制特征位置的能力就会超出范围，因为特征很小。”

在理论上的流程中，光刻工具首先会在表面上形成图案。帕森斯说:“所以，如果你想有选择性地沉积表面上的图案，那么你正在形成的材料就会与基板下面的图案对齐。”“与使用物理掩模来对齐不同，你会希望使用表面的化学成分来进行对齐。如果这个过程可以识别选择性化学差异，那么我们就可以在我们想要的地方沉积材料。”

不过，这项技术尚未得到验证，也存在挑战。但如果这项技术可行，它可能会改变集成电路制造业的格局。拉姆的迪克西特补充说:“一旦球开始滚动，你可以在任何东西上进行选择性沉积，那么应用将会扩大。”