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查找高级包中的开放缺陷

没有一种单一的筛选方法能显示出所有可能产生缺口的缺陷。

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捕捉芯片封装中的所有缺陷变得越来越困难,需要混合电气测试、计量筛选和各种类型的检查。这些芯片的应用越关键,付出的努力和成本就越大。

潜在的开放缺陷继续成为测试、质量和可靠性工程的祸害。封装中的开放缺陷发生在芯片到基板、基板到板的接口和基板内的连接处。这些缺陷通常是在制造过程中产生的,但它们通常会通过最终测试。如果在现场有足够的热循环,这些缺陷就会完全打开或短路。

不幸的是,没有找到这些缺陷的简单方法。简单的电气测试不足以检测低电阻连接路径中的潜在缺陷,从芯片/衬底键到封装底部的凸点/引脚。而检测可以有效地检测顶部和底部连接处的潜在缺陷,但却无法发现衬底或重分布层(RDL)内的缺陷。

实现100%的检查也是昂贵的。它要求装配设施经理投资于具有足够吞吐量和计量能力的新系统。

即便如此,问题是要知道在什么时候使用哪种测试。对于衬底潜在的开放缺陷,如果工程师使用离群值测试检测技术,电气测试可以是有效的。通过先进的封装解决方案,信号引脚处的测试设计(DFT)电路为工程师提供了额外的测试方法,可以应用异常值检测等数据分析解决方案。

潜在的开放缺陷检测已经是一个十多年来的问题,但挑战正变得越来越困难。为了显著降低漏报率(通常以百万分之一为单位),以及先进封装技术(2.5D、3D-IC和SiP)的出现,提高了业界对封装缺陷的意识。这一方面是因为许多使用这些先进技术开发的设备都很昂贵,另一方面是因为更复杂的组装过程为缺陷的出现提供了更多的机会。

“对于许多客户来说,组装和包装有点像黑洞,”PDF解决方案公司Exensio解决方案总监格雷格·普鲁伊特(Greg Prewitt)说。“在组装和包装过程中,有许多步骤会导致产量损失、质量问题,并影响长期可靠性。拥有包括组装和包装在内的产品生命周期数据,对于从最终封装的设备,甚至在终端市场系统中,一直到源晶圆的全面实现设备可追溯性非常重要。”

线键合是半导体器件最普遍的封装技术,但它不足以满足手机和高端计算应用(如人工智能和企业服务器)所需的功率和信号连接密度。这里选择的连接技术是凸点和微凸点。

CyberOptics公司研发副总裁Tim Skunes表示:“在凹凸和柱状工艺中,需要控制的关键参数包括凹凸高度、位置、直径、形状和共面度。“所有这些都是确保可靠连接的关键。芯片间连接已被证明容易发生现场故障,因为随着时间的推移,不同材料上的热应力效应会逐渐累积。”

由于封装缺陷导致的现场故障有一系列的成本,从已知良好模具的实际成本到对供应商声誉的影响,在任务和安全关键系统的情况下,对用户的安全风险和对设备制造商的潜在财务责任。因此,测试和计量供应商都预计,汽车制造商将在各自的供应链中更多地参与组装和包装供应商的工作。

“我们已经看到汽车制造商正在改变传统的封装测试和检查,以避免可靠性故障,”KLA ico部门的产品营销经理Olivier Dupont表示。“筛选潜在的包装缺陷可以对车辆的各种功能(如娱乐、功能安全性和辅助驾驶)的长期功能产生重大影响。为了限制缺陷风险,我们一直在开发具有更高分辨率、精度、精密度和可重复性的检测模块。我们也越来越聪明地将观察到的包装缺陷与包装的长期可靠性联系起来。”

要筛选的包装缺陷
那么,是什么让包装开口如此难以检测呢?从抽象的高度来看,封装是半导体芯片和系统之间的一堆金属连接。缺陷可能发生在每个连接内部(打开/增加电阻)或连接之间(短路/高电阻之间)。

并不是所有的缺陷都会导致严重的问题。虽然信号路径缺陷可能导致设备死亡,但电源路径缺陷可能永远不会导致问题。但并不是所有这些都很容易找到。与直觉相反,低阻力路径使得检测开放的潜在缺陷成为一个挑战。这些缺陷在稍后的时间点从低电阻转变为完全开放。

美国国家仪器(National Instruments)汽车业务首席产品总监萨姆•约奈迪(Sam Jonaidi)表示:“任何时候,我们在电路中存在并行性,而缺陷被掩盖了——这意味着它们不容易被单一网络解决——事实证明这是具有挑战性的。”“例如,电源引脚/电路就属于这一类,传统上通过冗余进行补偿。例如,如果我在一个封装上有40个接地引脚,平均分布在模具外围,那么其中一个漏接不应该对设备的运行产生不利影响。”

今天,半导体可以使用广泛的封装技术。线键合封装约占半导体器件的75%。帕累托图上的下一个是球网格阵列,也称为C4凸起,有各种各样的口味。其次是2.5D/3D封装,目前仅占总市场份额的一小部分,尽管这一比例正在增长。

无论使用何种包装技术,都可能出现开放性缺陷,并且它们发生在相同的三个位置。这些位置影响着这些设备如何被筛选。


图1:包的概念图。来源:半导体工程/Anne Meixner

连接可以是电线、凸点、微凸点、衬底通孔、硅中间层内的长互连和引脚。这些都可能导致缺陷。例如,在倒装芯片中,这些缺陷可能源于晶片凸点、晶片与基板之间的连接质量、顶部基板凸点、RDL内部互连以及底部基板凸点。


图2:倒装BGA封装。源凸版印刷

倒装芯片衬底内的再分配层可以从三层到七层不等。


图3:传统基材的再分布层和电镀。来源:Brewer Science

RDL路径中的每个通孔都为开触点或弱触点创建一个点。2.5D和3D包的层数也各不相同。由于硅衬底技术的成熟,设计工程师和工程管理人员更关注微凸点缺陷。

“可以预见的是,随着先进包装技术的发展,凸起和支柱的大小和间距都有所减小,而它们的数量却有所增加。C4/倒装芯片工艺的凸点,现在是一个非常成熟的工艺,直径为75 μ m到200 μ m,并且倾角相似,”Skunes观察到。“随着无铅工艺的引入,尺寸略微减小到75 μ m到150 μ m。目前主流的铜柱工艺可以将凹凸高度与直径分离,并允许制造商将直径减小到50 μ m到100 μ m。下一代工艺,其中一些现在已经上线,使用直径为10微米至30微米的微柱。”

proteanTecs公司产品营销高级总监Nir Sever表示:“问题最大的可能是连接衬垫和衬底的微凸起。“这是因为一旦模具组装在基板上,它就会被‘隐藏’起来。在大多数情况下,只有通过灵敏的电阻测量才能检测出潜在的缺陷。也很难区分故障的来源是在互连的近端还是远端。UCT(通用芯片遥测技术)不仅在测试过程中提供可见性,而且在任务模式下,如果问题源于引脚或连接基板,还可以通过粒度分辨率提供通道连接。”

其他人也同意。SXVR首席运营官Scott juwler表示:“我们与客户进行了一些研究,我们通过各种不成形的焊点测量了电阻,很难将其联系起来。”“所以很难通过电气测试找到这些。”

为什么潜在的开放缺陷如此重要?该装置在现场的热循环产生机械应力,使轻微电阻接触变成完全打开。包装设计通过精心设计来管理这种热循环。

不过,这还是假设一个完美制造的设备。制造工艺控制可以提高产量,但随机缺陷或工艺偏差会导致冶金连接薄弱。这些都需要在生产过程的某个阶段进行筛选。


图4:包装缺陷筛选机会。来源:半导体工程/Anne Meixner

开放缺陷的检查选项
电气测试无法发现潜在的开放缺陷,这促使制造工厂加强检查。

Jonaidi说:“检查几乎是一项任务,因为电气测试并不总是能发现所有的缺陷,特别是潜在的故障。“例如,我们可以从光学上推测一个坏的电线键合。然而,它将通过最后的测试,并在现场的时间和温度上失败。”

在组装前检查模具或基片上的凸点,使工程师有机会检测成形不良的凸点。多种波长可以用于检测,光学波长是最普遍的。然而,这可能是耗时的,这就是为什么KLA和CyberOptics等公司开发了检测设备,可以在相同或更好的覆盖范围内实现更高的吞吐量。

“许多客户,特别是在汽车应用等高风险市场,都要求100%的检查。其他光学检测技术面临的挑战是,在生产吞吐量上提供100%的检测,并具有足够的精度和精度,并且通常使用抽样策略,通过对特征子集的测量来表征整个种群。”CyberOptics的Skunes说。许多公司还要求分别进行2D和3D测量。MRS传感器的高速和能力使其在一次通过中进行2D和3D测量,使其能够在每小时超过25片的吞吐量中提供准确,可重复的结果。”

组装后的检查需要其他设备,因为不可能使用光学技术检查所有东西。x射线检测是最常见的地下图像,但直到最近,设备才能够以生产速度进行检测。

“在x射线系统中,你有一个x射线源穿过设备,你用探测器测量吸收,”SVXR的jowler说。“我们的探测器的动态范围能够非常精确地检测焊点厚度的微小变化。”

晶圆和封装测试也可能损坏凸点或引脚,因此促使一些制造商在组装之前和最终测试之后安装一个检查步骤。

“包装检查通常会进行两次。第一次是在最终封装组装之后,在最终测试之前,第二次是在设备发货之前完成封装测试。”裸模的检查也可以在组装前进行。ICOS F160在切割后检查裸模,以检查裂纹,然后将模具发送到后续的组装工艺步骤。”

开放式缺陷的电气测试选项
刚才讨论的检查技术缺少的是查看衬底内缺陷的能力。电气测试可以做到这一点,但过程并不简单。

在最后的测试中,产品工程师首先应用开口和短路来检测产品和测试单元组件(如负载板)的问题。

Jonaidi说:“短缝和开口很容易被发现。“电阻测量并不容易,因为电阻值很低,很难测量。我们很少有机会4点开尔文测量”。

这些由于不成形的焊点、焊点和衬底互连而引起的小电阻变化对电气测试的检测具有挑战性。然而,这并不是不可能的,而且对于衬底内的缺陷(RDL)是必要的。

一位业内人士回忆起一起涉及现场退货的事件,该事件表明包装失败。分析工程师将其缩小到一个特定的封装衬底供应商,经历周期性的偏差,而不是整体的工艺问题,并确定通常的怀疑-芯片焊锡球或球栅阵列焊锡球-不是原因。真正的问题是衬底孔中的弱键。

事实证明,欧姆定律可以检测出这些缺陷,但前提是工程师采用部分平均测试,而不是基于规格的合格/不合格限制。工程师们通过现有的信号输出电压测试来筛查这些缺陷,特别是V低。输出驱动器需要大约20ma的电流。因此,电阻每增加1欧姆等于10mV,工程师确定他们需要检测3欧姆的增加。

电流通路从ATE引脚电子卡(PEC)通过负载板和封装到信号输出驱动电路。这种路径在电阻路径中有多个变化来源,自然需要在零件平均测试中考虑确定极限。

在其他基板供应商发现类似问题后,工程师改进了零件平均测试(PAT)方法,从静态PAT转变为动态PAT。

同样的检测异常值的原理也需要应用于高级封装。评估芯片之间的连接需要应用基于dft的测试方法进行参数测试,例如SerDes电路中常见的时序和电压边际能力。

proteanTecs的Sever表示:“先进封装(2.5D/3D/SiP/芯片)面临着前所未有的挑战。“这一切都是关于从简单的通过/失败到参数测量的升级——这是由于不断增加的频率和低计数I/O接口(如SerDes)而需要的——到像HBM、OpenHBI、AIB、Glink和BoW这样的大规模并行I/O。这些大规模的并行接口,从数千到数万个I/ o,需要基于测量的数据分析来理解来自单个芯片的大量数据。”

结论
包装潜在的开放缺陷检测一直是一个挑战。几个行业趋势——汽车的百万分之零到消费领域的百万分之数百,以及高端计算领域的先进包装——都表明,需要更集中精力,更早地检测出它们。

这些缺陷的欺骗性促使工程师将DFT特征设计到I/O电路中,将基于离群值的通过/失败限制应用于电气测试,并在关键工艺步骤后部署100%的检查。标准接触测试经常遗漏不完美的焊料连接,无论是线键合或球栅阵列封装类型。在应用光学和x射线检测屏幕时,工程师可以有足够的信心检测顶部和底部的缺陷。但是这些技术仍然不能检测出基片RDL中的冶金缺陷。

最终,检测成本需要与现场故障风险相平衡。这将决定用于发现难以捉摸的潜在缺陷的电气和检查技术的组合。

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4评论

大卫利瑞 说:

安妮,谢谢你的有趣文章。我想补充的是,在依赖测试和检查之前,预防制造过程偏差导致异常材料和相关的良率损失和潜在缺陷,应该是一个重点领域。例如,应用于基片制造商的KPI计量和在线验收测试的方差分析(ANOVA)在质量保证和CPI方面有很大的好处。另一个评论……根据我的经验,在高温(如> 80C)下,对缺陷的电气O/S测试显著改善。

Krasi波波夫 说:

你应该专注于热/冷应力测试,以提前消除这样的问题,为了做到这一点,PE集团必须在晶圆级实施PAT工艺。

安妮Meixner 说:

Krasi,热/冷测试在包装级别可以完成。通常,在包级别,它们删除一个临时套接字。

PAT可用于晶圆和封装。我最近写了一篇文章在这。

然而,本文中要测试的缺陷与封装缺陷有关,晶圆级的PAT没有帮助。包级的PAT正如一个工程团队通过裂纹解决RDL的描述一样。

安妮Meixner 说:

大卫,
很高兴你对这篇文章感兴趣。
你很正确地指出,在高温下测试单元将更容易找到电阻性开口。
然而,当你只寻找3欧姆的差异时,这可能很难。

您关于基材制造商使用统计过程控制监视器、CPK、kpi来减少本文中描述的偏差的观点将得到很好的利用。

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