FeFETs带来希望和挑战

铁电fet (FeFETs)和记忆(FeRAM)在研究界引起了很高的兴趣。基于一种尚未被商业利用的物理机制，他们加入了其他处于不同商业化阶段的有趣的新物理思想。

“FeRAM很有前途，但就像所有有前途的存储技术一样，它需要一段时间才能超越有前途的水平，”罗勃·艾特肯(Rob Aitken)说手臂．“它有可能比其他新产品带来更好的好处非易失性内存(NVM)技术。”

铁电行为为非易失性存储器、组合逻辑/存储器功能和神经形态建模。虽然这项技术仍处于早期阶段，但开发人员对其未来持谨慎乐观态度。

铁电性
铁电材料具有晶体结构，使电荷在中心点周围不平衡为零，这使它具有电偶极子。偶极子产生于晶体内的小区域，使得大块材料看起来或多或少具有铁电性。排列的畴越多，总的净偶极子就越强。

Cerfe实验室的CTO Greg Yeric说:“铁电体是一种原子运动，在晶体结构中，原子可以在两个稳定点之间来回移动。”“如果有足够多的粒子移动，就会产生一个偶极子，这就是铁电记忆效应。在两种状态之间的晶格中有一分钟，飞米的变化。说实话，我认为这只是理论上的变化，而不是实际的变化。”

这个偶极子的好处是，它可以被强制向一个方向或另一个方向，从而给出两种状态。虽然它可以以这种方式数字化使用，但它可以具有或大或小的偶极子，这一事实也使得这种现象可以以模拟的方式使用。

图1:FeFET显示栅极(G)、源极(S)和漏极(D)。灰色层为铁电材料，箭头表示偶极子。当完全“编程”时，所有的箭头/域将朝着一个方向或另一个方向对齐。资料来源:IEDM/普渡大学、罗切斯特理工学院、圣母大学

PZT是一种流行的压电材料，但它不能用于fefet。FMC首席执行官Ali Pourkeramati表示:“这是一种很好的铁电材料，但它对晶圆厂有干扰，而且不符合逻辑。因此，虽然它已被用于纯存储器，但似乎没有努力将其纳入CMOS电路。

但是已经对其他一些材料进行了评估，其中一种材料正在获得动力——氧化铪(HfO)₂-在一些论文中也被称为hafnia)。FMC的CTO Stefan Müller博士说:“PZT在缩放到非常薄的层时失去了铁电特性。“这就是铁电HfO₂实际上获得了铁电性质。”

翻转偶极子所需的电压很大程度上取决于所使用的材料。一些论文讨论了高达20伏的电压。其他的电压要低得多。GlobalFoundries eNVM技术与集成副总监Sven Beyer指出:“这是在不同厚度上具有不同极化的不同材料系统。“2到5伏是我们工作的范围。如果电压再低，就会出现干扰(问题)，而5伏通常是很多芯片用于I/ o的电压。”

铁电晶体管既可用于存储，也可用于逻辑。使用feet实现逻辑本身就是一个重要的主题，因此下面将重点讨论内存实现，因为它们是开发的主要重点。逻辑将在以后讨论。

氧化铪作为铁电材料
氧化铪是CMOS晶圆厂中常见的物质。Pourkeramati说:“它作为CMOS逻辑的高-Κ门材料已经存在很长一段时间了，内存公司将其用于DRAM。”“奇梦达(一家现已倒闭的DRAM制造商)不小心把它过热了，他们发现，当他们对它进行退火时，它从无定形变成了结晶，并变成了铁电。”

图2:铁电HfO₂与无定形HfO2和结晶ZrO对比₂．来源:融合

作为纯物质，它通常不具有铁电性。然而，如果晶格被拉伸，它可以被制成铁电的。Yeric说:“NVM中掺杂的主要目的是通过应力诱导铁电性。”“铁有一个紧密的窗口——薄膜必须非常薄，这样应力才能诱导出足够的铁电性，但当薄膜非常薄时，就会遇到稳定性问题。”

基本概念也可以应用于其他材料，尽管具体情况可能有所不同。氧化铪恰好是一种熟悉的晶片友好材料，如果在开发过程中所有其他预期行为都得到证实，那么它将大大降低接受的障碍。

Pourkeramati指出:“氧化铪减少了非易失性存储器过程和CMOS逻辑过程之间的差距。”“希望在几年内，我们可以与逻辑人员处于同一节点，NVM和逻辑将同时开发。”

材料的变化是芯片制造的挑战。Objective Analysis的内存分析师吉姆•汉迪(Jim Handy)表示:“铪的事情真的很好，因为它不会向晶片厂引入令人担忧的材料。”“但它确实存在需要一种氧化铪版本的问题，这仍需要更好地理解。”

事实证明，氧化铪可以有三种不同的晶体排列，这取决于添加的其他掺杂剂。一种流行的掺杂剂是锆，使所谓的HZO成为FeFET研究中常用的化合物。但是使用的锆的量有很大的不同。

太少，晶体结构是“单斜”的，没有净偶极子。过多，结构是“四方的”，同样没有净偶极子。在中间，结构是“正交的”，正是在这个阶段，材料变成铁电的。Pourkeramati说:“这项技术变成了50%的锆和50%的铪，再加上氧气。”

图3:退火和锆含量对晶体排列有很大影响。来源:融合

虽然大多数项目似乎都使用掺杂使材料具有铁电性，但也有人成功地以一种特定的方式将其溅射(具体细节尚未公开)，从而使未掺杂的材料最终具有铁电性。一般来说，掺杂、沉积技术、层厚和退火循环似乎是成功生成铁电相的关键。纯HfO的FMC性能较低₂然而,。Pourkeramati说:“我们可以不加任何物质地使用氧化铪，但这样会限制我们的耐力。”

Cerfe实验室正在研究FeFET技术。而公司正在使用HfO₂，它不是依靠应变来实现铁电性的。“紧张的HfO有一些基本的局限性₂耶里克说。该公司尚未公布其技术，因此目前可以获得的信息很少。

厚度也在材料的工作方式中起着一定作用。我们已经看到，氧化铪层必须很薄才能达到铁电特性。但如果它们非常薄(1.5到3nm)，它们就像简单的无滞回开关一样工作。相对较厚的版本(5到10nm)可以用于多级电池，因为有更多的空间来丰富极化域的混合。

结合FeFETs和逻辑
当尝试将FeFET与其他CMOS逻辑集成时，事情变得更加困难，因为FeFET处理必须与电路的其余部分兼容。“协同整合是很棘手的，”Beyer说。“归根结底，这取决于你可以在那里加入什么样的掺杂剂，你可以有什么样的温度预算，你必须处理什么样的张力。”

FMC声称有一个与标准CMOS在掺杂HfO方面差别不大的工艺₂HZO。“我们最多还有两个额外的口罩，”Pourkeramati说。“氧化铪晶体管和我们的晶体管之间唯一的变化是氮化钛(电极)，它在氧化铪和聚物之间创建了界面。其余的都是一样的。”GlobalFoundries一直在与FMC合作开发制造路径，他们声称他们是第一个成功地将fefet与CMOS集成的公司。

因为一个坏的内存单元可以毁掉整个数组，所以统计数据也必须工作。1%的失败将导致0%的产量。掺杂和内应力变化的影响很重要，特别是当VT的变化导致信号接近或低于阈值时。FMC表示，情况并没有那么糟糕，他们正在解决这个问题，未来会有更多的消息。

还有关于温度稳定性的问题。“原子定位舞蹈意味着FeRAM将在高温下挣扎，”Yeric说。然而，FMC声称他们的技术非常稳定。Pourkeramati声称:“温度稳定性将在4 K到700 K之间。”“没有其他可用的技术能有这样的稳定性。”

此外，FMC和GlobalFoundries承诺的性能似乎很有吸引力，尽管对fefet的速度预期差异很大。Pourkeramati说:“我们的读取速度不到25纳秒，而且还可以更快。”“我们的写速度可以和读一样快。由于我们的设置和测试工具，我们得到的时间不到1µs，但它会加速。”

一些关于速度的观点可能与电源电压有关。“在>4.5 V时，您可以切换到10 ns的状态。在毫秒范围内，可以低至< 3v，”Beyer说。“从理论上讲，你应该可以使用内部时钟将时间降低到1 ns。”

此外，FeFET的驱动器可以以其他NVM单元无法实现的方式进行调整。“FeFET不是一个僵硬的存储单元，而是一个具有两个V的柔性晶体管_T拜尔解释道。“因此，你可以调整宽度和长度来获得高驱动电流。读取速度取决于驱动器电流。”

其他FMC指标看起来也很有前景。Pourkeramati补充说:“我们一直在努力降低到10-15焦耳/比特的书写，而对于单元面积，则是10F²。”相比之下，其他NVM为60F2。

在这一点上，其他人也更加谨慎。Yeric说:“FeRAM永远不会像MRAM/SRAM那样快，它将面临在维度上大规模扩展的挑战。”

看来fefet将扩展到高级节点。GlobalFoundries差异化技术研究的杰出技术人员Steven Soss说:“我们已经在finfet上演示了FeFET行为。”栅极全能晶体管也没有基本问题。

图4:在平面(左)、finFET(中)和栅极全能(右)结构上实现的fefet。来源:融合

从竞争的角度来看，FMC似乎在向法律发起挑战。“我们拥有基本专利的基本权利，”Pourkeramati说。

自选的记忆
虽然许多材料都在竞争成为下一个伟大的NVM细胞，fefet有一个主要优势。其他电池有两个端子，需要一个额外的选择晶体管，以确保通过一个电池的泄漏不会影响到另一个电池。这些选择器晶体管通常布置在存储单元旁边，因此占用更多的空间(Spin memory公司正在开发的一种新的垂直选择器可能是个例外)。

另一方面，FeFET单元是一个三终端设备，所以它可以是自己的选择器，消除了对额外设备的需要，并允许更紧凑的内存阵列。另外，铁电隧道结(ftj)是简单的两端电容器，可以在两种状态之一进行编程，但可能再次需要某种选择器。

图5:用于内存计算的3D FTJ堆栈。来源:IEDM / Kioxia

Cerfe实验室的研究副总裁Lucian Shifren说:“给我一个完美的二进制开关FTJ，你就会有泄漏。”“使用选择器的唯一原因是泄漏。”他也认为它们是棘手的组成部分。“一般来说，隧道连接的问题是——你可以在mtj中看到——它们是变化无常的。它们通常需要非常先进的异质结构，材料非常薄。”

虽然可以将这些晶体管与标准操作晶体管作为前端(FEOL)流程一起构建，但其他人正在尝试在后端(BEOL)，这样它们就可以在下面的逻辑上垂直堆叠成3D存储器。特别是在这里，该过程不需要干扰FEOL制造过程中实现的微妙平衡。

然而，这与一些人所认为的FeRAM的好处之一背道而驰。大多数新的NVM技术都是在工艺的后端(BEOL)中制造的，将它们置于硅堆栈之上。Yeric说:“BEOL nvm的缺点是会阻塞其他目的的金属路由。

fefet可以构建在前端线(FEOL)中，这使它们远离上层金属，同时将挑战向下移动到较低的金属层。因此，在细胞所在的位置和将它们堆叠成3D存储器的能力之间存在权衡，这需要BEOL位置。

模拟记忆，神经形态应用，以及其他想法
将FeFET用作存储单元还有另一个方面。由于它可以呈现介于“高”和“低”之间的部分状态，因此可以用作AI内存计算结构中的模拟单元。在这种情况下，单元格将有一个由模型预先确定的静态值。改变该值的唯一原因是模型更新了，加载了新的权重值。

不止一篇IEDM论文介绍了这个应用。在一个例子中¹，来自圣母大学和佐治亚理工学院的团队强调了对BEOL堆叠实现的偏好。圣母大学的研究助理Sourav Dutta说:“当我们采用单片3D CIM(内存计算)架构时，我们可以将这些内存区域放在线路的后端，并将它们堆叠在CMOS外围电路的顶部，而CMOS外围电路现在在下面。”“这样的整体架构可以提供显著的面积、能量和延迟优势。”

图6:用于在内存计算应用程序中存储突触权重的堆叠3D内存。来源:IEDM /大学。来自乔治亚理工大学圣母学院

另一篇论文²来自Bosch, Fraunhofer和TU Kaiserslautern的团队讨论了一种FeFET方法，从表面上看，它更像其他新型NVM技术所采用的方法，它们有一个由晶体管(用于选择)和电阻(可编程元件)组成的单元，或1T1R单元。在此基础上提出了一种变体，其中1T是FeFET本身，同时作为选择器和可编程存储器。但不是每个单元都有一个电阻，而是数组的一个段有一个电阻，其目的是减少电流的可变性。

与高我相连_在/我_从比值是I的较大变异性_DS低v的_T即使是很小的V_T变异。来补偿I_DS变异，我们建议形成1FeFET1R (1F1R)位元。”

图7:带有单个电阻(Ω)的FeFET存储阵列段，用于减少电流可变性。资料来源:IEDM/Bosch, Fraunhofer, TU Kaiserslautern

但除此之外，对细胞进行增量编程的能力已经引起了研究神经形态计算的研究人员的注意。假设良好的细胞数据保留，这可以作为一个集成和发射元素，对spike和其他神经形态神经网络是可取的。这个想法是“峰值”，或一种或另一种事件，可以实时增加或减少细胞的极化状态，根据细胞在一个方向上达到某种高极化状态来驱动决策。

Beyer说:“你可以把一个1µs的脉冲分成10个100 ns的脉冲，中间间隔1秒。”如果想要一个有漏洞的版本，可以设计进去。“你可以故意减少用户留存。然后你就可以设计漏水的部分了。”

在探索fefet在创建内容可寻址存储器(CAMs)方面的使用方面也有相当大的兴趣。在这一点上，这样的工作反映的是研究项目，而不是商业努力。浙江大学、弗劳恩霍夫光子微系统研究所、加州大学欧文分校和罗切斯特理工学院的一个团队在IEDM论文中描述了一种可以处理近似匹配的非常低功率CAM。

“这个凸轮设计非常紧凑，因为它只有两个fefet。它的能量和延迟也非常低，因为它是一个非常紧凑的结构，你不需要提供大电流来写入，”李在他的IEDM演讲中说。

图8:双fefet凸轮单元。资料来源:IEDM/浙江大学，弗劳恩霍夫，加州大学欧文分校，罗切斯特理工学院

人们甚至对将fefet用于易失性存储器应用产生了兴趣。Arm公司的艾特肯说:“它具有持久的潜力，这使它成为我们可以用来替代各种不稳定记忆的东西。”

现实核查:重大挑战依然存在
虽然人们对fefet很感兴趣，但还有很多工作要做，最近IEDM会议上大量的fefet相关论文证明了这一点。低层次的物理机制似乎比最初预期的要复杂得多。这是基于一些令人费解的行为，这些行为表明，为细胞编程并不像看起来那么简单。数据保留一直是一个问题，而且在初始编程事件之后，单元状态轨迹似乎会随着时间而变化。

其中一个重点领域涉及在氧化铪和顶部栅金属之间的一个界面上的电荷陷阱。看来，电荷首先被困住，然后随着时间的推移最终释放。如果可以消除任何这样的行为，那将是最简单的，但至少它们需要被理解和可预测，以便开发人员可以围绕它进行设计。

另一个来自英特尔团队的想法⁴在IEDM的实验中，对氧化铪进行了逆向处理。现任英伟达高级产品营销经理、前英特尔高管安基塔•夏尔马(Ankita Sharma)表示:“每当我们制造一种顶部门控的铁电器件时，我们都会将铁电器件放置在半导体通道的顶部。”“通常情况下，这会导致界面(损伤)层的意外形成。这个界面层会干扰铁电场效应晶体管发出的信号，也会影响与耐力、循环和保留率相关的其他参数。”在背门控版本中，材料被沉积在一个干净的表面上，而不是从上面蚀刻。

图9:更传统的方法是在铁电材料和通道之间创建一个界面层。相反，使用后门可以消除该层及其相关陷阱。来源:IEDM /英特尔

其他研究着眼于编程过程中的一些行为。在微观层面上，研究人员正在研究与写入数据相关的动态。在一种情况下⁵在美国，他们正在研究“渗透”——小畴在隔离状态下的逐渐切换，直到一致的极化“路径”贯穿材料的整个厚度。

图10:“渗透”指的是微畴的逐渐建立，直到它们连接成一条从源到漏的路径。资料来源:IEDM/KU Leuven, Imec

驱动fefet的基本物理现象被称为“剩余极化”，或P_R．“如果我们想让设备被编程为低V_T，我们需要确保+ P_R域填充可以从源端一直连接到漏端，这样通道中就会有一个连续的反演路径，”Imec研究员杨翔在IEDM演讲中说。“这种连通性正是渗透的意义所在。”

另一个团队的研究⁶来自普渡大学、罗切斯特理工学院和圣母大学的研究人员研究了这些畴的形成，最初的形成以独立位点的成核为主，直到足够多的建立，进一步的进展涉及“墙”的移动，以完成极化的变化。

图11:早期，成核占主导地位(小凸起)。然后墙壁向左或向右移动以封闭空间(较低的楼层，向左或向右)。资料来源:IEDM/普渡大学、罗切斯特理工学院、圣母大学

进入市场
当涉及到商业生产时，理解这项技术的位置可能会令人困惑。像FMC这样的公司对他们的工作非常乐观，声称已经解决了陷阱问题。但工作仍在继续，即使他们也要到2023年或2024年才能看到完全释放。

在这一点上，很难衡量行业的兴奋程度。一方面，基于正在进行的大量研究，人们似乎对实现这一目标非常感兴趣。另一方面，在它投入市场之前，还有一系列重要的事情需要解决。在最终判决出来之前，我们很可能还要再观察几年事情的发展。

GlobalFoundries的Soss说:“这是一个非常复杂的材料系统，操作窗口非常狭窄。”“但这是一个非常有趣的记忆，我们正在密切关注它是如何演变的。”

注:

1. “用于加速内存计算的高耐力多比特铁电场效应晶体管的单片3D集成”，Dutta等人，圣母大学，佐治亚理工学院，IEDM 2020
2. “基于超低功耗柔性精密FeFET的模拟内存计算”，Soliman等人，Bosch, Fraunhofer, TU Kaiserslautern, IEDM 2020
3. “用于以数据为中心计算的多比特铁电内容寻址存储器的可伸缩设计”，Li等人，浙江大学，弗劳恩霍夫，加州大学欧文分校，罗切斯特理工学院，IEDM 2020
4. “在通道最后，背门铁电晶体管中的高速内存操作”，夏尔马等人，英特尔，IEDM 2020
5. “铁电fet中通道渗流对阈值电压漂移建模的影响”，Xiang等人，KU Leuven, Imec, IEDM 2020
6. “记忆和逻辑fefet中的铁电厚度依赖域相互作用:基于相场模型的分析”，Saha等人，普渡大学，罗切斯特理工学院，圣母大学，IEDM 2020

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