利用虚拟制造技术研究5nm finFET器件的轮廓变化。
廓形变化是半导体器件制造和规模化过程中最重要的问题之一。这些变化会降低芯片成品率和器件性能。虚拟制造技术可以非常有效和经济地研究晶圆轮廓的变化，避免工艺周期时间和晶圆成本。在这篇简短的文章中，我们将回顾STI(浅沟槽隔离)对5 nm FinFET载具中器件性能的影响，并演示如何影响SEMulator3D虚拟制造可以帮助解决配置文件变化问题[1]。
在我们的研究中，选择了SRAM111架构作为测试结构。在虚拟分裂实验中，结合鳍高和模式依赖变化，我们使用SEMulator3D(见图1)[2]分析了STI基础/沟槽、鳍高不平衡和鳍高剖面的影响。
图1:最终STI隐窝剖面。
为了评估STI隐窝轮廓对器件性能的影响，从SRAM中裁剪出NMOS结构并用于电学性能建模。在STI隐窝期间，生成了不同的STI隐窝轮廓几何来进行测试。图2显示了不同几何图形在选定的漏极电压扫描范围内的off-state泄漏状态。较大的底座和较低的翅片高度表现出更高的离态泄漏和略低的通流。这些问题在鳍高度不平衡的变化中并不大。从泄漏曲线可以明显看出，较高的泄漏是由于较低的鳍片高度和较大的底座所引起的增加的DIBL(排水引起的屏障降低)效应造成的。使用SEMulator3D还可以在截面上可视化泄漏电流分布(见图3)。泄漏电流的主要影响因素似乎是鳍片底部的源漏孔。
图2:漏极电压扫描漏极泄漏。
图3:不同方向的泄漏电流分布。
基于这些结果，我们可以看到STI基础问题和不平衡的鳍高度都会导致鳍底部闸门控制减弱，类似于低鳍高度的问题。为了克服这一问题，可以设计一种既能提高通流条件又能降低漏电电流的最佳沟槽STI剖面。
这些结果表明，在先进的FinFET工艺设置中，可能需要严格的STI轮廓控制来满足性能规范。
下载白皮书全文评估STI隐窝轮廓控制对高级FinFET器件性能的影响来了解更多。
参考文献
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