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黑硅

mram提供波动较小的缓存地址黑硅的困境。Dennard定律怎么了?

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在过去的几十年里,集成电路制造商已经将他们的精力摩尔定律,增加晶体管密度恒定的成本。那个时候,Dennard定律也举行了:作为一个设备的尺寸下降,功耗。更小的晶体管跑得更快,使用更少的力量,并且成本较低。

然而,正如大多数读者已经知道有一个极限。小型设备与薄电介质和较短的渠道更容易泄漏。事实上,泄漏,可以忽略不计的行业的历史和Dennard忽略的原始论文现在方法相同的数量级电路的动态能力。进步,如高介电常数栅介质材料的引入帮助,但现在leakage-limited晶体管结构的事实。开关晶体管阈值电压较低需要薄闸极介电层,但是泄漏限制地方介质厚度的下界。因此,特征尺寸不断缩小,阈值电压并没有。

大量的晶体管,没有足够的力量
这个失败的Dennard扩展引入了设计师们称之为“黑硅的时代。“如果的晶体管数量翻倍,但整个电路的功率预算保持不变或下降,由于移动设备的普及,那么每个晶体管的可用功率下降了一半。如果阈值电压保持不变,那么晶体管的数量可以一次也减半。这些非经营性晶体管黑硅,测量芯片的面积的一小部分。

一个通用的芯片功耗的计算是很困难的。这取决于多种因素,从介质厚度和过程变化的不同部分的工作负载芯片。不过,格雷格•Yeric高级首席工程师手臂解释说,在一个短期课程在2014年IEEE会议电子设备,估计黑硅分数将约三分之一的面积在20纳米技术节点(包括16/14nm finFETs),增加多达80%的5 nm节点。真正的产品可能会取得更好的结果,但显然功耗带来日益严重的设计约束。

此时制造商可能会问他们为什么花这么大的精力使更小的晶体管如果设计师不打算使用它们。部分的答案是,“黑暗”硅硅不是“无用”或“浪费”。在任何设计,许多电路路径将“黑暗”在任何给定的时刻。一些元素,比如专门的逻辑内存和缓存,尤其“dark-silicon友好,”他们导致集成电路整体性能而消费权力只有在特殊的情况下。

专业核心有所帮助…
事实上,这一观点导致目前集成电路行业的关注多核设计。如果一个问题可以分为并行组件,然后以相对较低的速度运行几个核心仍然可以提供更好的整体性能比单一核心高速运行。许多问题,特别是许多计算密集型问题——数码摄影,视频渲染、数据库搜索等。-很容易并行的。此外,并行处理的可用性可以让设计师和软件工程师解决更大的问题和更大的数据集在相同的时间。

并行和顺序处理之间的权衡是在软件和设计仍然备受争议的世界。(读者感兴趣的参数可能开始在这里)。频率和电压比例变得更加困难,与多个通用核心设备数量激增。随着权力的约束越来越严重,基本设计假设硅区域是昂贵的,应该保存已经打开。

在一个昂贵的硅范式,设计通用的逻辑是有意义的,可以通过许多不同的重用问题。在黑暗中硅时代,晶体管是现成的,但能力是非常有限的。因此,正如加州大学圣地亚哥分校教授迈克尔·泰勒解释了晶体管,设计师可以“花”来“购买”功率效率。例如,电路可能有许多不同的专用处理器执行一个任务非常有效,但黑暗的其余的时间。

根据这些原则,泰勒的集团提出了“GreenDroid power-optimized方法广受欢迎的安卓手机和平板电脑平台。他们发现,43000年典型的Android设备的静态指令占95%的工作量,和估计只有7毫米²45纳米硅的过程是需要适应这些指令。代替通用核心,提出GreenDroid设计使用许多不同的“保护核心”优化特定的关键功能。

作为一个设计范例,这种方法是有问题的。而保护核心可以自动生成,基于统计的措施目标工作负载,设计也需要能够动态地切换专用和通用的块,这取决于特定的软件要求的任务。创建一个“过度依赖专业核心风险巴别塔”的情况,即一个核心甚至不能用于紧密计算,采用新的硬件和软件开发人员缓慢,因为编程的难度。

与此同时,所有的这些因素合起来,大幅提高硬件的复杂性,因此要求放在人类设计师和程序员。甚至付出一切努力之后,专业的核心,像通用核心,只会阻止黑硅的问题这么久。最终,核心间切换的开销将本身消耗很大一部分可用的能力。

非易失性缓存存储器能改变这个游戏吗?
这就是房子的制造业方面。从广义上讲,任何一种多核设计方法利用“权力控制。”的部分芯片,不是在使用完全断电,消除静态和动态功耗泄漏损失。然而,当孝宏韩愈东北大学和他的同事解释说在12月的IEEE会议电子器件(纸# 28.2),切换到“关闭”状态需要一个“备份”一步记忆存储的逻辑状态,并恢复的“启动”一步。这些操作消耗功率和时间,而高速缓冲存储器用于存储也使用能力。今日难以规模非常小的尺寸,难以与CMOS集成过程,需要定期“刷新”操作。静态存储器年代,目前用于片上缓存内存,容易泄漏。现有的非易失性内存技术,比如flash,太慢,需要太多的写能力。

然而,当k .东芝Ikegami和他的同事们指出(IEDM2014、纸# 28.1),非易失性缓存不需要记忆存储数据的“永远”的方式,散装储存组件(比如闪存盘。相反,他们只需要存储数据缓存刷新频率的倍数,这是足够长的时间来确保它不再需要。根据东芝集团数据保留时间一秒左右应该适合大多数应用程序。

这个观察创建了一个潜在的“波动较小”打开记忆的元素,比传统与保留时间长动态随机存取记忆体年代或存储器,但写当前的需求低于传统的非易失性记忆。在自旋扭矩mramIkegami解释说,写电流取决于写脉冲的长度:小细胞更慢,但需要更少的力量。在处理器模拟,写3到4 ns的时候似乎足够快的移动处理器缓存访问,并提供写不到45微安的电流。与此同时,保留时间取决于热稳定性因素,三角洲,衡量元素的磁行为的稳定性。

东芝集团,热稳定性的因素需要70或更多的“永久”存储,但只有60的三角洲对高速缓冲存储器来说是足够的。这种级别的表现中演示了一个MTJ-Last过程,STT -所使用的磁性隧道结的地方MRAM年代后被集成CMOS金属制造。在基准的研究中,这些设备减少了60%的能源需求而痛苦只有7%相对于SRAM缓存内存性能下降。

而非易失性缓存存储器集成提出了许多挑战过程,是在概念上容易想象,因为电路逻辑行为以同样的方式,平易近人的相同的设计工具。但黑硅更激进的解决方案也提出了挑战。

一,在以后的文章中,被认为是神经形态计算。在生物的大脑,神经通路的“保留时间”取决于它被激活的频率。例如,您可能还记得怎么去你童年时的家比餐厅更容易你上个月参观了。大脑神经形态计算认为,一个强大的低压,低频计算系统——泰勒写了”,一个存在高度并行的证明,可靠,和黑暗操作,“和一个潜在的模型构造系统,避免传统串行的约束,布尔逻辑。



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