时钟分布网络消耗了物理设计和验证预算的相当大的一部分。
在麦肯锡(McKinsey)和IDC最近进行的一项研究中，我们看到，随着晶体管尺寸的缩小，物理设计和验证成本正呈指数级增长。如图1所示，每次工艺飞跃，物理设计(PD)和硅前验证成本都会翻倍。随着公司从节点跳到领先节点，自然会产生一个问题。为什么在高级工艺节点上封装芯片变得越来越困难和昂贵?我们认为造成成本上升的两个重要因素是工程资源和工艺变化。
另一个问题也出现了，尽管不那么重要。为什么我们在《Clock Talk》中谈论不断上升的设计成本?简短而简单的答案是规模和功能。作为最大的芯片网络之一，时钟分配网络消耗了相当一部分的PD和验证预算。除了其广泛的覆盖范围外，时钟网络还负责数据的同步和移动，这需要在这两个设计步骤中进行额外的工作。有了死时钟网络，芯片在到达时就死了。
随着客户选择领先节点，变化影响变得越来越难以预测和处理。有许多变化的来源为设备创造了附加效应。变化可以来自许多系统级别的来源，包括功率和模式变化。由于散热问题，主要流程节点上的功率变化尤其成问题。由于功率分布变化会产生不可预测的热热点，这些热点会在整个芯片上泄漏，产生热噪声，这可能会导致时序抖动的增加。
在领先节点上(特别是航天飞机运行)，预测所有的变化来源及其下游影响成为一项艰巨的任务。许多公司没有资源或专业知识来有效地映射这些影响，这使得时钟架构师只有一个选择。他们必须在时钟周期内通过使用保护带来对冲他们的赌注。这些保护带消耗了有用的时钟周期，这也妨碍了我们前面提到的建筑师的自由。现在建筑师有一个更小的时钟周期，这使得计时关闭更加困难。他们开始权衡最大频率、面积、功率和上市时间。额外的设计时间将导致更高的物理设计成本，任何性能损失都可能导致软件和固件开发的额外成本，以掩盖硅的缺陷。
在设计结束阶段，团队将审查最终的数据库，并确保他们清除了遗留的设计规则(DRC)违反。在一个较小的公司(如初创公司)，整个物理设计团队，包括时钟架构师，都将从事这种空间密集型的任务。与本文中的其他主题一样，DRC违规在领导节点上越来越难以解决。
当设计团队关闭DRC违规时，他们可能仍会处理全局时序违规。规模较小的公司可能会聘请顾问来解决时间违规问题，或者延长生产期限，以妥善解决这两个问题。在任何一种情况下，来自领先节点的复杂性都会增加PD和验证预算。
虽然物理设计和验证工程师的成本正在上升，但有新的工具可以阻止众所周知的流血。智能时钟网络动态补偿静态和动态硅变化，帮助时钟架构师对抗过程或功率相关的变化。使用智能时钟网络，架构师可以最大限度地减少流程变化的保护带，并更快地关闭计时，允许架构师在任何流程节点上实现性能最大化，即使是在最前沿。
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