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为什么芯片变得更加吵闹吗

即使在老节点主要是数字电路,噪音是一个日益严重的问题。

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在过去,设计师只有担心噪音敏感的模拟部分的设计。数字电路是免疫的。虽然噪声恶化在更新过程节点,住在28 nm并不意味着它可以忽略了。

摩尔定律放缓,设计必须用较少的资源做更多的事。利润被挤压,添加额外的并发性,努力优化设计,这样他们可以运行在更高的频率比过去。所有这些因素可能引起各种各样的噪音问题,从而降低芯片的性能或导致它失败。

噪音任何不需要的,意想不到的或意外的信号被引入设计。

“当你遵循摩尔定律,电压水平越来越接近阈值水平,这意味着大量的房间你缓冲信号从噪声波动越来越小信噪比上升,”马克说Swinnen产品管理总监节奏。“从数字有三个主要的噪声来源,人们处理。首先是信号完整性(SI)噪声,这本质上是相声。第二个是故障噪声,这也是相声的一种形式。如果噪音,你处理的是切换的受害者。受害者正在减慢或加快相声。有故障,我们正在谈论一个静止的受害者。应该是没有信号在这一行,但有一个肿块。的机制是非常相似的。有一个邻近线,通过电容耦合到另一线传递能量。如果它减慢或加快,我们称之为SI。如果它只是创建一个肿块,不应该在那里,我们称之为故障。”

好消息是,这两个已经有了相当的了解和控制。“这是第三个原则的噪声来源,今天的人们很兴奋,这就是红外下降问题,”同化。

噪声电压变化最大的来源之一。“人们谈论过程变化很长一段时间,但我们看到更多的电压变化,”Jerry赵补充道,产品管理在数字和结果组主任节奏。“这是噪音的电网电源完整性将导致更多的芯片性能的退化。不仅是为高级节点,但我们已经看到越来越多的遗产- 28 nm和40 nm节点有相同的问题。”

一些节点之间共享先进和遗留问题。”模拟/射频电路通常比数字电路对噪声敏感,“Zhimin李说,解决方案架构师模拟/混合信号验证导师,西门子业务。”然而,随着电源电压的降低高级节点或更高密度的交换活动,甚至数字电路对电力和地面噪声变得越来越敏感。噪声的混合信号IC总经理高级节点变得更具挑战性。”

活动增加
这些问题在历史上并没有真正影响到老的节点。”老节点,您不能运行在multi-GHz,“莫费萨尔说,Movellus的首席执行官。“此外,两线之间的距离,可以切换的速度较大,所以你不必担心耦合。在7海里,两线之间的距离可以是10 nm和电线开关3到4 ghz。有很多耦合”。

但随着芯片制造商努力做更多的在老节点,噪音成为甚至有更多的问题。罪魁祸首是交换活动的增加。

“摩尔定律的放缓,越来越多的多核处理器已经部署,每个操作更广泛和更广泛的单位向量,”詹姆斯·迈尔斯解释设备和电路的研究主管手臂。“这意味着更多的机会遇到电源噪音,这极大地限制了系统的性能。突然从低到高的权力,如当缓存错过或一个新的核心打开,导致大量当前步骤和寄生包/董事会电感,这意味着一个相对大的电压降。处理器必须用来检测和减轻此类事件,通常通过频率或指令节流。否则,需要大电压的利润率,这可能降低性能和效率。处理器设计考虑到噪声将成为越来越重要的先进包装技术等2.5/3 d在更小的范围内继续包更多的计算。”

协议是普遍的在这一点上。“设计是推动事情更多,”节奏的赵说。“你是交换更多,这意味着你是吸引更多的电流。哪里来的,目前去当它到达晶体管?所有的金属,电网。这是噪音是从哪里来的。我们必须考虑活动网格将如何影响性能,甚至导致失败的筹码。”

这意味着更多的必须注意与动力输送网络。“金属的低水平是如此之薄,他们非常耐,“若昂Geada的解释说,首席技术专家有限元分析软件。“这是让时间不可预知的,除非你有能力有时间注意电压条件。你必须执行multi-physics,多域仿真能够co-simulate电网的行为与时机。”

明显的是过去的方法开始失败。“在过去,个人路径的问题,”说同化。“电网一直付保证金,但当我们进入低平面技术一直到28 nm,我们仍然看着Vdd——Vss和我们可以看看坏的同步切换。”

不工作了。“芯片设计者过度设计,”赵说。“他们非常保守的网格。他们会检查关键时间路径,但它是电压特异性路径问题。这将导致时间失败。这些都是新的问题。这个问题存在于7海里,但当我们跟我们的客户,他们都在问同样的问题在28 nm。与现有的工具和方法,他们无法理解发生了什么。”

它也变得更有问题的减少,从而影响公差。“大带宽和快速的数据处理是推动这种soc的频率限制,“若昂品牌说,集团经理Adesto技术。“同时,电池的手持设备不断降低功耗。这些限制是设计减少利润,从on-die数字处理和噪声耦合必须最小化。”

新方法
失败被发现在芯片通常不是功能失败。“正在发生的事情是他们在fmax收益率很低,这就是意外,”Scott Johnson说,在ANSYS主要技术产品经理。”这些都是传统的领导团队为公司的旗舰产品。这些是最大最好的最好的设计公司,几乎每个人都有一个fmax惊喜——一个完整的fmax失败或收益率fmax失败的原因。”

这不是一个容易处理的问题。“在时钟周期方面,装箱的做法,“说同化。“微处理器已经使用多年。但随着电压更加困难,因为可以有多个处理器时钟速度,更难指定芯片必须操作所需的电压。ir降失败并不新鲜。我们已经看到他们自90海里,但他们正在增加。令人担忧的关注这些失败是经历了IR降的标准验收程序分析和失效分析,通过了所有的测试,但失败了。方法我们有不足或不可靠。”

处理噪声需要力量方法改变。“这不再是一个解耦问题,“Geada的解释说。“你不能设计电网独立于其他的设计,特别是电网和时间肯定是不再分离。这不是一件可以安全地工程通过时间的利润。你必须分析电网的行为在关键时间角落而不是分析电网和电力只是从我的角度来看峰值功率的设计和我的大迪/ dt是什么事件。您还必须分析电网的行为对时机,和时间对电网。”

现有的工具需要迭代方法。“人们意识到,时间取决于IR降,”解释了同化。“如果你有红外下降,你的晶体管会慢下来。但IR降也依赖于时间。当你切换将决定IR降和它出现的地方。你有一个鸡和蛋的问题,这已经被忽视了。传统上人们运行一个红外分析工具和IR降为每一个细胞。然后他们做定时与IR降,应用这些红外滴发表的每一个细胞和运行时间延迟细胞,看看它是否仍能工作。这次问题是忽视了一个事实,就不会发生IR降。你必须收敛的解决方案。 It typically takes four or five cycles of looping between STA and IR analysis to converge on a solution where the timing matches the IR drop and the IR drop matches the timing.”

红外是依赖活动下降。“最明显的答案是,你有向量运动电路,在理论上听起来不错,但实际上它被证明是困难的,“继续同化。“你需要大量的向量得到良好的覆盖。它与IR降是一样的。做向量覆盖每一个可能的组合和处理所有的侵略者以所有可能的方式吗?当然不是。向量不仅数量大,但我们正在谈论真正的操作向量。人们通常使用的功能测试向量是无用的。这不是电路如何工作。”

而新产品,照顾这些问题就要上市了,其他人看更新他们的流程。“如果你知道哪些电路对噪声敏感,你试图采取额外的照顾他们使用隔离技术,“说Movellus费萨尔。“如果你有一块高性能噪声敏感的设计,你可以把保护环和战壕周围孤立衬底噪声,可以隔离供应,这样数字开关噪声不是穿过。还有建筑技术,我们提供了通过使用数字电路,而不是模拟。”

另一种方法是解决这个问题的发生,而不是试图设计。“芯片传感解决方案支持半导体设计社区的要求,提高设备可靠性、寿命和增强的性能优化,”斯蒂芬•Crosher说的首席执行官Moortec。“我们看到出现在社区,设计电路控制和管理优化设备寿命,就是能考虑地区供应和温度在整个SoC设计。”

噪声有多个来源和类型显著影响芯片的性能。“不考虑噪声在整个设计流程中,从架构到最后的验证,可以在硅导致意想不到的退化或失败,“导师的李说。“从系统级、噪音规范和预算主要是由应用程序。在这里您还必须考虑各种芯片的运作模式和环境。接下来,一个架构必须基于噪声之间的权衡,选择线性,力量,区域,和其他因素。然后,噪声预算整个区块得到解决通过创建最优噪声目标为每个子块。适当的频率规划不同的块,例如,可以帮助减轻噪音问题关键块。”

先进的包装增加了另一个维度的问题。“噪音是考虑在设计的各个方面,“奥利维亚斯莱特说,操作和物流经理Adesto技术。“例如,有噪声耦合从on-die数字处理,以及在集成过程。当涉及到系统包,有需要管理的其他物理因素,如噪音引起的死亡压力或衬底材料导致天线效应。在射频设备可能导致的问题。”

这增加了对设计一个全新的挑战。“你必须考虑所有的设备的频率/模转换,确保他们不互相干扰,“费萨尔说。“如果7纳米的处理器,运行在2.4 GHz,和有一个无线电台,也运行在2.4 GHz,那么你正在创造一个问题。电磁辐射会从一个设备到另一个。”

李提供了另一个例子:“EMI噪声性能可以显著影响,因为它将传播通过导电层包或通过空气。如果你把两个LC-tank配装在相邻的芯片振荡频率,将会导致一个VCO振荡频率相同的其他和相位噪声可能会退化。甚至更糟的是,功能可能恶化。”

结论
红外下降是一个噪音问题,影响很多节点。即使设计团队在过去没有问题,试图把更多的功能塞进相同的死区或增加并发的水平会导致意想不到的行为。

大多数现有的工具将无法识别这些问题。值得庆幸的是,新工具的出现,同时处理时间和功率噪声。

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4评论

阿列克谢 说:

你忘了提到关于热白噪声。这是基础物理的一部分墙限制扩展芯片的焦耳每操作。以我的估计,它已经带噪声的关键部分预算,这是为什么我们还可以减少传播延迟的逻辑细胞,但不能适当规模的时钟频率。

亚历克斯·V苏尔科夫 说:

我认为热噪声是不那么重要,因为国家电网公司和上面提到的串扰噪声。什么是热噪声水平,10-50mV吗?IR降可以产生更高水平的噪音。我想说,ntv的热噪声是重要的设计,操作水平接近的热噪声水平。但ntv经营方式很少被用于设计由于没有SRAM能操作在阈值附近。

迪克 说:

趋势一直扩展和交易电压,电流,同时提高速度。

所以现在你有更多的交换速度(dI / dt),而芯片越来越大(左)和以更广泛的同步切换并行性和字宽度的趋势。

当然核心将踩到峰值。

简单的数学,1 / 1 ns * 1 nh = ? ? ?

对的,1 v 0.8 v核心供应。这些数字看起来从床上爬起来,前缘SoC或大处理器?目前也许有点低,边缘multi-GHz处理器速度可能有点高。这不是帮助。

唯一肯定的是,它会继续无益的方向。

迈克尔Alderete 说:

我必须谢谢布莱恩写这一个技术主题的冗长的文章,还可以理解等非专业人员自己(机械工程师)。他选择的行业成员评论大大增加他的论点为新&同时分析噪声的方法。

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