制造更快的芯片

埃德·斯珀林、杰夫·多什著

物联网传感器数据的爆炸式增长，深度学习和人工智能的出现，以及增强现实和虚拟现实的商业推广，正在推动人们重新对性能产生兴趣，将其作为半导体设计的关键指标。

在过去的十年中，移动/智能手机主导了芯片设计，功耗取代了性能成为首要驱动因素。处理器有足够的性能来完成上网和视频回放等任务，而功耗预算则受到电池尺寸和重量的限制。性能仍然很重要，但性能越来越成为公司关注的指标，因为需要完成的计算量继续呈指数级增长。

“一旦这些应用变得可行，业界就会说，‘更智能的应用怎么样?的董事长兼联合首席执行官说Synopsys对此．“更聪明的是10倍或100倍的计算。我们会找到实现它的方法，依靠硅的复杂性，这仍然是一个溢价。”

但要达到这样的计算性能正变得越来越困难。在…的前沿摩尔定律，仅通过移动到下一个流程节点，性能不再自动提高。缩小功能增加了一系列需要解决的挑战，例如细线中的RC延迟、接触电阻问题和内存瓶颈——所有这些都可能影响性能。再加上软件，它的编写还没有充分利用硬件，这个问题开始看起来更像一头多头野兽，而不是一个定义清晰的挑战。

因此，与其用一个步骤解决所有问题(例如迁移到下一个流程节点)，不如使用许多较小的步骤，这些步骤加在一起可以获得更好的性能。

微软首席技术官加里•巴顿(Gary Patton)表示:“这不仅仅是一件事。GlobalFoundries．“有工艺旋钮，你可以提高驱动器电流。这些未来的节点正逐渐被中节点所主导行后端电阻/电容。但从性能角度来看，最坏的情况将会限制所能实现的目标。人们更关注如何控制可变性。在10nm工艺中，局部布局效果一直是一个巨大的问题，也是人们没有实现他们希望实现的性能提升的原因。即使是像随机波动这样简单的事情也会导致问题——一个设备与其他设备不同，最终会限制芯片的性能。”

过程
移动到下一个节点可以提供更大的密度，这意味着更多晶体管解决一个计算问题。虽然这对处理器来说是相对简单的，但对处理器来说要困难得多soc特别是在最先进的节点上，因为存在内存争用、动态功率密度增加(可能影响信号完整性)以及热热点(可能导致短期功能和长期可靠性问题)等问题。

“随着我们规模的缩小，性能的增量增长将更加难以实现，”凯尔文•洛(Kelvin Low)表示三星．“这就是为什么会有不同的设备架构，如纳米线和纳米片。在这两种情况下，表面积都增加了。与finFET，你有一个三维门结构。使用纳米线和纳米片，栅极无处不在，性能将按单位面积缩放。但它要复杂得多。制造的复杂性正在增加。正如你在Semicon West看到的，这不是正常的业务。”

高流动性材料可以在这一领域有所帮助，但每当引入新材料时，都需要权衡成本、缺陷、使用材料的便捷性、可靠性和可用性。

当然，并非所有人都处于前沿。事实上，大多数芯片制造商仍然在较老的节点上工作，因此对他们来说，推进到下一个工艺节点仍然会在性能方面带来好处。但即使在那里，它们从一个节点移动到下一个节点的速度也在上升。

“移民的步伐正在加快，”中国农业大学工商管理副总裁Walter Ng说联华电子．“但并非所有技术都需要转向3nm。还有一种关注是用更少的钱获得更好的表现。包装和后端改进是这方面的沃土。获得大量的处理能力并使其更广泛应用也可能有所帮助。”

包装
当谈到性能时，一个非常大的旋钮涉及到包装以及可以利用先进封装的芯片架构。

三星的Low说:“有了系统架构，你可以用不同的方式来看待问题，而不仅仅依赖于硅技术。”所以你可以划分一个系统来实现系统级的性能扩展。我们用2.5 d而且HBM和HBM-2。你得到了系统级的性能提升，而你的工艺技术成本不会激增那么多。这就变成了分区问题。它是一种分布式处理方法，是一个重要的推动者。但你也必须超越芯片封装，关注芯片之间的通信。高速SerDes IP目前为28G和56G，未来将达到100G。”

在这一点上，有三种基本的包装方法。一个是扇出它本质上是封装中PCB的高密度版本。这种方法利用了更短的距离和更快的互连。台积电以其集成扇出(InFO)在商业上率先推出扇出，但许多其他晶圆代工厂和OSATs正在研究类似的方法，重点是更高的密度。

Ultratech的副总裁兼litho产品总经理Rezwan Lateef表示，晶圆级扇出封装可以提供更好的20%的信号完整性，更小的封装和10%的热性能。一个关键的原因是逻辑芯片可以有超过1000个I/O点，这对所有这些连接提出了挑战。
他说:“随着内存转向更快的波特率，将需要先进的封装。”

第二种方法是2.5D，其中芯片使用光纤连接插入器或者是某种硅桥。最大的症结在于中间体的成本，但大多数晶圆代工厂都相信，未来几年价格将大幅下降。

联华电子的吴恩达说:“未来几年，在连接和互连方面还有其他方向也可能成熟。”“我们相信，在未来几年内，2.5D和其他解决方案将变得更加主流。目前，我们有很多客户对此非常感兴趣，但成本问题目前阻止了更广泛的产品采用。它目前在高端市场上使用，但下一步将应用于容量较大的中端系统。”

第三种方法是充分的3 d，有几种方法可以做到这一点。一种是将骰子堆叠在一起，并将它们连接起来在矽通过．第二种方法是使用tsv整体构建芯片。第三种方法是将一个芯片倒置在另一个芯片上，并将其加热到一定程度，使一个金属层中的铜与另一个金属层中的铜融合。

Tessera的首席技术官Steve Teig称后一种方法为“物理3D”，他说互连密度比使用tsv要高得多。“通过这种方式，你可以在低功耗的情况下获得超高带宽吞吐量，而且你的管道可以像a一样大传感器．我们一直在用图像传感器这样做，每个像素都可以进行计算。所以你拿芯片A，你把它做成互连层，然后拿芯片B，你把它做成金属层7，然后你把一个叠在另一个上面。一个芯片上的铜连接到另一个芯片上的铜，然后稍微加热芯片，让铜线融合在一起。所以我们不再需要两个7层的芯片，而是使用一个14层的小部件，这样就可以获得高得离谱的吞吐量。”

日月光半导体研究员William Chen说，目前，先进封装在所有半导体单元中所占的比例约为0.1%。用于家庭和其他应用的“智能设备”将不断发展system-in-package以及异构应用。”

“晶圆级封装(WLP)是SiP异构集成中非常非常重要的一部分，”Chen说。“这对互联世界的三大基石——可穿戴设备、智能家居和智能机器人——至关重要。”

到2020年，异构集成将成为市场驱动因素，特别是随着物联网他指出。“我们正在整个社区开展工作。WLP正在成为主流。”

业务问题
从设计到制造再到成品率的芯片开发成本一直是一个考虑因素，但由于产量巨大，大部分成本相对容易随着时间推移摊销。

随着移动市场的持续扁平化，新市场开始要求最佳性能，使用传统的扩展方法来解决这个问题变得更有风险。

先进制造节点的晶圆价格正在飙升。高德纳(Gartner)分析师Sam Wang表示，一块搭载28纳米器件的晶圆成本约为4,000美元，而一块搭载7纳米芯片的晶圆价格约为12,000美元。“模具尺寸正在增加。模具成本将继续上升。”

因此，如何在提高性能的同时控制成本正成为一个更加具体的应用决策。EAG实验室总经理Aram Sarkissian称其为“行业的分化”，一些公司使用芯片规模的封装为物联网设计小型芯片，而另一些公司则使用堆叠式芯片开发用于定制形状因素的大型芯片。他指出，多核处理器通常在巨大的芯片上，伴随着所有相关的功耗和散热问题。

“我们在如何控制功率和散热方面有很多经验，”萨基森说。“但我们在较小的包装中看到了更多的挑战。工程师是组装高级包装的专家，但他们不太擅长拆开包装。”

选择哪条路线取决于终端市场、投资回报，在某些情况下还需要大量猜测。

GlobalFoundries的Patton说:“这是经济问题——制造5nm芯片的成本和回报。”不是每个人都有回报的。这就是为什么我们把赌注押在22FD和下一个FD路线图上。我们认为人们会关注为这些快速节点进行设计的成本。还有很多人还在选择40nm和28nm工艺，他们还没有决定要去哪里。他们可以选择性能不错的finfet。但他们把自己锁在了高设计成本和高复杂性的东西上。或者他们可以FD-SOI路线。这样就更容易以较低的成本进行设计。你可以在晶体管上做正向和反向的体偏置。你可以得到非常低的电压。我们已经演示了0.4伏。我们还展示了非常低的泄漏。我们可以降到每微米1皮安培。”

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