先进的包装将设计重点转移到系统级

先进封装的发展势头正在将设计从以模具为中心转向具有多个模具的集成系统，但这也使一些EDA工具和方法变得紧张，并在不存在的领域产生了空白。

这些变化正在意想不到的领域引起混乱。对于一些芯片公司来说，这导致ASIC设计师的招聘放缓，而电路板设计师和系统集成商的新工作增加，因为许多这些封装更类似于小型pcb而不是ASIC。例如，集成专家可以使用chiplets/tiles将微小的表面安装组件串在一起，然后将其连接到无源互连结构上。与传统ASIC的标准单元设计、执行静态计时和其他活动相比，其结果更像是一种类似板的操作。

对于实现所有这些工作所需的设计工具也有各种各样的影响。EDA公司一直努力不让设计师看到它们，但是越来越多的包装选项和广泛的定制需求创造了对工具新功能的需求。

“基于硅中间体的设计与我们今天所做的soc风格的设计没有太大的不同，”John Ferguson说西门子数字工业软件．“在一个SoC有一些预先确定的区块、IP和其他东西，它们要么已经创建，要么正在按照某种规格创建，你要把它们路由到一起。路由器并不需要知道所有的细节。它只需要知道积木的大小，引脚在哪里，引脚应该连接到什么。工具从那里开始。一个硅插入器把顶层路由放到另一个骰子上。它确实有一个优势，在今天，如果你在做SoC，所有的块都必须在相同的工艺上制造。这里它们可以是单独的块，每个块有单独的进程。这意味着如果它是achiplet风格，真的没有什么不同。”

从理论上讲，每个芯片可以使用不同的工艺制造，并且可以像一个模具一样规划路径。如果它们被隔离在包的不同部分，这种方法效果最好，从这个意义上说，设计流程并没有太大的不同。但距离仍然会影响性能和功率，这就是为什么许多新的封装技术越来越密集。因此，需要更加注意楼层规划和分区。

“如果你正在计划一个以2.5D或3D实现为目标的新设计，你如何确定在哪里将东西划分到不同的模具中?弗格森问道。“如何确定每个模具的最佳工艺?现在还没有很好的答案。每个人都在为此努力。如果所有东西都只有两层，那就简单多了。你拥有的自由级别越多，变量就越多，要弄清楚哪一个是最优的，真的非常复杂。”

每一种选择都会对功率分析、热效应、压力以及越来越多的多物理挑战产生影响。

“在单个芯片上，从压力的角度来看，我们知道如何计算出这一点，因为每个晶体管都将取决于芯片内部的局部邻域。但如果你必须考虑在上面或周围堆放东西，或者骰子因为一端的重量比另一端大而弯曲，你必须事先知道所有这些信息，以确定这个骰子是否真的有效。”Ferguson解释道。“然后再加上热冲击，会造成额外的压力。如何解释这一点，以及随着时间的推移，随着不同组件的运行和执行，事情将如何变化，这是一个艰巨的挑战。”

这对设计团队的影响可能很大，这取决于包的复杂性以及如何定制设计。“我们谈论的是那些一直在做2D SoC设计的人，他们的世界正在发生变化，因为现在它正在被分解为成本、产量、可扩展性或异质考虑，”英特尔高级营销总监Shekhar Kapoor说Synopsys对此．这意味着这些设计师现在必须应对一些独特的问题。现在基本上是硅设计师的问题了。从历史上看，它一直是从将模块放在一起的角度来看待它的罗马数字设计的类型，这仍然是一个包装问题。现在，这是硅设计师的问题。”

第一个巨大的挑战是确定从单片模具设计到多芯片/芯片封装的变化。最好的分配方式是什么?它会采用扇出、系统封装、2.5D或3D-IC架构吗?

“有时会有一些内部决策，比如如何分割调制解调器和逻辑CPU，”Kapoor说。“该怎么做呢?”要求是什么?性能瓶颈一直存在于CPU和内存之间。这让设计师有机会将其整合到一个包中，”他解释道。“基于意图，建筑探索是许多新努力的地方。在SoC领域，你有一个很好的想法，你会从楼层规划开始。现在，架构探索和模具划分正在成为一个关键的新部分，这带来了可伸缩性、复杂性问题，以及可行性问题。”

其他方面的考虑推动了系统分析的必要性。“如何处理日益增加的复杂性，现在不只是几千个问题，而是可能有数十万或数百万个问题tsv-所有这些都必须处理，并在周围进行楼层规划，”他说。“这些小芯片可能属于不同的群体。这些分区可以由不同的组处理。但他们现在必须考虑顶层的约束条件。他们必须理解凸起和tsv将如何放置，即使它们是在2D关卡中。他们正在做楼层规划和布置。从3D水平的角度来看，这具有巨大的意义。在确定了体系结构之后，如何将它们放置到性能和功率的最终目标中。这就是为什么这个系统分析的关键元素正在到位。”

图1:多个模具的分析驱动设计。来源:Synopsys对此

什么会变，什么不会变。
不过，并不是设计的每个部分都有重大变化。有些部分会有很大变化，而其他部分只会受到最小程度的影响。

“我希望日常数字设计师在为2.5D或3D设计编写RTL时不会有任何变化，”at的数字设计经理亚历山大·米贾托维奇(Aleksandar Mijatovic)说Vtool．“对于今天的设计，我们通常使用Verilog作为硬件描述语言，这是1995年的标准，仍然有效。这个行业已经经历了许多技术的变迁，工具已经适应了将相同的旧功能代码转换为新技术，或多或少，(设计师)没有发现任何差异。”

他预计最大的影响是一些编码准则会被改变。“重担将落在EDA供应商身上，他们需要对好的旧代码进行全面优化，以适应全新的技术或产品，就像他们这些年来一直在做的那样。最后，数字设计师所做的就是编写工具，得到一个网表。另外，90%的设计师从来没有打开过网络列表来看看里面是什么，可能从来没有见过晶圆或掩模。他们只是专注于功能性。”

可以肯定的是，那些决定采用先进包装的公司正在努力实现这一目标。但是他们在进行这些设计时使用了大量的定制和手工技术，这表明需要做更多的工作来自动化更多的流程。

基本的技术和算法，包括多芯片封装的位置和路径以及分析，已经存在并且可以加以利用。“你可以分析一个芯片，你可以分析一个中间体，你可以分析一个PCB，”Marc Swinnen说，产品营销总监有限元分析软件．“你可以设计每一个。然而，一些缺少的工具是平面规划和组装工具，这是一个显著的差异。在一开始，当你在规划一个多模环境时，你需要一些方法来分解设计。假设Block A在这个芯片上，Block B在那个芯片上。你必须能够在屏幕上看到不止一个死亡。”

仅仅处理单个骰子，而不是不同骰子之间的相互作用，是不够的。Swinnen说:“在今天的3D IC实现工具中，你可以看到多个芯片，你可以看到它们是如何重叠的，因为如果你把它们堆叠在一起。”“你不必从一个街区走到另一个街区，你可以直接从一个街区走到另一个街区，所以距离实际上并没有那么远。然后你就得担心突起的交配问题了。其中一个的凸起必须与另一个的凸起对齐，这涉及到检查。所以在楼层规划阶段，需要做出很多改变。”

如今，一旦设计有了楼层规划，就会有细粒度分布的趋势。他说:“今天，大多数分布是粗粒度的，即设计在块边缘被分解，你把一个块放在芯片a或B上。”“你不会拿一块芯片，然后把晶体管分布在两块芯片上。从技术上讲，细粒度分布是可行的，也是军方和其他方面感兴趣的，但那是未来的音乐。今天，它都是粗粒度的，这意味着你在芯片上对块进行平面图设计，然后在平面图完成后，你可以或多或少地独立设计每个芯片。然后，只需要将这个块放置并路由到芯片a上，然后将这个块放置并路由到芯片b上。”

这说起来容易做起来难，因为在区块之间的路由也存在挑战，即使有一个中间人。“很长一段时间以来，位置和路由工具都有重新分配层路由器，这是一种特定的模拟类型路由器。由于添加了Z轴，这些路由器通过一些修改就可以集成到环境中。”“这有点不同。提取器没有像RC提取那样的问题。中间体的提取是存在的，而且是比较规范的。但是当你上下移动3D堆栈，或者tsv穿过芯片时，所有这些都必须被准确地提取出来。一旦电等效物被提取出来，时间是相当标准的。计时器并不关心它是否只有一个RC网络。它解出来了，就这样结束了。 When you look at DRC, that, of course, requires a Z-axis-aware extractor to check the geometries on everything.”

Swinnen并不认为需要发明全新的算法2.5 d或3 d-ic设计。“有一些方面，比如低功率频率振荡，这是单个芯片永远不会看到的。这是从PCB世界中知道的，所以可以从那方面借鉴。3D集成电路设计更多的是创造一个环境，其中Z轴是它的自然组成部分。平面图受到了很大的冲击，在平面图上有很多改变。另一部分是引入所有这些不同的方面，如功率分配，功率完整性的影响，这是前所未见的。热效应可能是3D设计的限制因素，所以你需要在地板规划阶段考虑这个问题。而散热，以前是芯片设计的事后考虑，突然就摆在了前面，成为了主要的楼层规划考虑因素之一。”

所以现实地说，3D集成电路是解决复杂性的答案吗?有一些芯片设计师认为，通过使用3D IC和多芯片封装，他们的生活将变得更容易。大多数人都没有。

英特尔IC封装和跨平台解决方案产品管理总监John Park表示:“这绝对不会变得更容易节奏．“它变得越来越复杂。在设计SoC时必须做的所有事情都还在，因为你仍然在设计一些东西，可能是在一个高级节点上，这将是多芯片解决方案的一部分。但是现在您必须考虑所有这些系统级的挑战，比如系统级的功率。当你去看任何一种3D堆栈时，热量可能是人们首先要看的东西。此外，信号完整性是我们在过去30年里在电路板领域所做的事情，用于验证芯片或电路板级部件之间的电气连接。这现在开始发挥作用，因为芯片之间的接口需要电验证信号完整性。”

机械应力也在所有包装中发挥作用，但与堆叠模具它增加了一整套其他问题。有时，多个设备被安装在不那么严格的载体上，这意味着在流程中需要额外的工具。

图2:逻辑流的内存。来源:节奏

设计师是否只使用一个工具完成所有这些工作?设计师需要使用多少工具?

设计工程师仍然需要他们过去拥有的全芯片级设计方法的所有工具，现在他们必须插入系统热、系统信号完整性和机械应力工具等等。“最重要的是，一旦你从单一芯片转移到多个芯片，你必须有一个顶层的规划和优化工具，可以计算出连接芯片a和芯片B的网络列表，即使它不是一个芯片，”Park说。“如果它是一个瓦，仍然需要一个网络列表，说明底部瓦上的逻辑与内存和上面的SRAM相关联，这是连接它的网络列表。如果你是一个IC设计师，你已经有了你的IC方法，所以顶层规划和优化工具是应该添加到流程中的第一个工具。然后，需要一个顶层设计聚合平台将所有这些聚集在一起，并提出顶层网列表。越来越多的人不仅仅关注他们的多个筹码。在某些情况下，他们的最终产品有一个非常有限的形状因素，这意味着PCB将用于智能手表或类似的东西。他们正在规划PCB、包装，然后是芯片，所有这些都是一次性完成的，因为它们都紧密耦合在一起，”他解释道。

这对设计师来说是令人生畏的，因为他们几乎无法跟上他们所拥有的工具。现在他们需要在流程中添加更多的工具。

在功率分析工具方面，Ferguson认为它们或多或少是合适的。“这并没有太大的不同。我们研究压力和热已经有一段时间了，但直到现在我们还没有看到有人说这真的很重要。这种情况已经开始改变。有一些公司构建了复杂的2.5D或部分3D设计，这些设计存在故障，最终他们将这些故障追溯到热和应力问题。有很多方法可以解决这个问题，但问题只是如何将其推出，以及如何在工具流程中结合它，以便功率驱动热，最终影响应力，考虑到应力也会影响功率的事实。这是一个迭代循环，如何优化它是相当棘手的。”

这是更加棘手的，因为今天的设计师不习惯对他们的设计进行热和应力分析。Ferguson说:“包装设计师过去做过热分析，但要将热解决方案推向晶体管级别的详细分析，这是一个挑战。”“这就是挑战所在。还有，谁应该做什么?是包装团队吗?是芯片团队吗?我们能把它一分为二吗?每个人都有不同的方法和不同的观点。它们最终会融合，但现在还没有准备好。”

最后，Park没有看到讨论的一个重要问题是无颠簸堆叠领域。“人们不用小纸片。在无颠簸堆叠的世界中，今天主要是内存逻辑堆叠，这些不是小芯片。有些人开始用“瓷砖”这个词来描述它，你只是在堆叠一些额外的逻辑。在这种情况下，您将内存堆叠在逻辑上，并且没有I/O缓冲区将它们分开。这意味着当集成完成时，需要静态计时。您还需要在堆栈中进行flop-to-flop计时验证，当您使用多个芯片时不需要这样做，因为计时是封闭在封装器或围绕芯片或芯片的衬垫环内的。静态计时发挥着巨大的作用。展望未来，3D包装技术将继续有选择，但我们也需要新的3D集成设计工具和方法。”

结论
考虑到潜在的大量变量和多芯片设计的分析、规划和优化的新方法，工具供应商正在努力实现统一的驾驶舱，允许多芯片和芯片设计规划、实现和系统分析。最终，这将使设计师更容易专注于设计，而不是集成点工具。其中一些方法正在进入市场，但更多的方法是既需要也期待的。