3D电力输送

由于不断增加的功率密度，在芯片上供电变得越来越困难，但2.5D和3D集成将这些问题推向了一个全新的高度。

如果是新的，问题可能会更严重包装方法，例如chiplets，因为它们限制了如何分析和解决问题。此外，新的制造技术以及降低连接到电池的任何设备的电压也成为了问题。

“人们设计了巨大的芯片，他们正在降低电压供应，增加频率，”中兴通讯产品管理总监Jerry Zhao表示节奏．“电网面临着相当大的挑战，既要足够强大，以支持电路，又不能过度设计，以至于浪费了大量的土地。挑战是电力输送网络(PDN)如何为每个实例提供足够的有效电压供应，以便我的功能不会改变，我的时间不会改变。从长远来看，我也想确保这一点电迁移可靠性不会杀了我。”

堆叠芯片增加了一层新的复杂性。“与仅从封装基板传输电力的整体设计不同，2.5 d或3 d设计有额外的硅材料，如硅插入器该公司负责人工智能平台基础设施的副总裁普拉萨德·萨勃拉曼尼亚姆说eSilicon．“额外的硅材料意味着从晶片、中间层和封装基板传输电力的预算更紧。”

更多的节点，更复杂，但更严格的需求需要新的方法。“随着2.5D和3D技术的加入，有更多的晶体管需要处理，更多的电网需要处理，更多的节点需要分析，”克里斯·奥尔蒂斯(Chris Ortiz)说有限元分析软件．“随着一些新技术的发展，你真的会进入非常低的阈值电压，所以核心电源可能低于1V。电力需求并没有减少，所以就功率密度而言，它可能已经上升了。如果你把边距分开，就很难把东西组合在一起。你需要一起分析所有的东西，知道整体的效果会是什么。过度设计的窗口越来越小，几乎不存在。”

将垂直
采用垂直叠模的原因有很多，但它们既可以帮助也可以阻碍PDN的设计。Calibre DRC Applications的营销总监John Ferguson表示:“在某些情况下，谨慎使用3D技术可以使电力更好，但当这些选项不可用时，也会使情况更糟。Mentor是西门子旗下的企业．“例如，考虑传统高带宽内存(HBM)。通过垂直堆叠，组件之间的距离更近，因此更容易获得电力。此外，从历史上看，HBM将被放置在水平放置在逻辑旁边的基板之上。这么长的电距离会引起电力问题。通过将HBM与PoP设计一样堆叠在逻辑之上，可以显著降低功耗。但是，当然，堆叠并不总是一种选择。”

一个领域的进步可能导致其他领域的变化，而这些变化可能加剧电力问题。ANSYS的Ortiz说:“由于内存现在如此接近逻辑芯片，在I/O性能上没有阻碍处理器的限制。”“这意味着处理器现在可以处理更多的信息，在这方面，设计中加入了更多的核心功能。”

解耦的挑战
去耦电容器传统上有助于满足峰值电流需求。eSilicon公司的Subramaniam表示:“电力传输的设计和验证都面临着挑战。“它们通常需要在封装上大量使用去耦电容器，以确保在这个多芯片环境中，将清洁的电力输送到所有芯片。”

一个中间人可以帮助解决这个问题。Ortiz解释说:“当它们之间有一定距离时，比如使用了中间物，你可以在上面涂上一些脱扣剂，你可以使用一些技术来隔离一个模具和另一个。”“在3D堆叠环境中，当谈论PDN时，你真的不可能做太多事情来隔离每个芯片，所以如果有高电流需求，它将从其他芯片中拉电荷，或者本质上在其他芯片中诱导电压噪声。所以你必须关心其他芯片将消耗的电量，以及它如何干扰可能使用相同电源的另一个芯片。”

包的并发症
许多问题在包级别上变得更加复杂。Subramaniam说:“电力传输需要稳定，以尽量减少EMIR(电磁和IR)下降。”“这些设计通常很复杂，可能会消耗数百瓦的电力。”

但是针数是固定的。“与复杂soc有许多不同的电源领域，例如内存，核心和I/O，”Andy Heinig说弗劳恩霍夫东亚峰会．“但在2.5和3D集成的情况下，不同电压的数量会增加更多。另一方面，封装球的数量并没有以同样的方式增加，因此每个电源电压的球数量正在下降。”

路由始终是个问题。Subramaniam补充说:“功率网格竞争路由所需的相同资源。”“通过布局进行优化，我们可以最大限度地减少电源网格的资源需求，同时保持其稳健性。”

手臂最近贴出了一个测试芯片的原型GlobalFoundries”12nm FinFET工艺。Arm研发组研究员Greg Yeric表示:“从设计阶段开始，电力输送网络设计(PDN)就是一个关键考虑因素。“在两层3D-IC设计中，功率通过底部模具背面的C4凸点传递，通过tsv，然后通过整个金属堆栈传递到两个模具(底部和顶部)。PDN不仅需要减轻芯片之间实例压降的内在变化，而且还必须与3D信号路由共同设计，因为在健壮的电力传输网络和高带宽信令之间存在直接的权衡。另一个关键的设计考虑因素是3D平面规划，以避免将高性能(因此，更高的功率)块放置在单独3D层的相同X-Y位置，因为这也会对功率传输tsv造成压力。”

增加热冲击
对于一些模具来说，热量一直是一个问题，而堆叠提供的热量逸出的机会较少，这使得分析更困难，也更令人担忧。Cadence的赵说:“当你把模具放在另一个上面时，你必须分析热影响。“电网携带大量电流，产生热量，导致温度上升。漏电量随着温度的升高而增加，从而导致更多的电流被吸出。我的电网电力足够强大吗?当温度上升时，我的电网是否有足够的热量来维持它的功能?”

在堆叠模具时，工程团队可能没有来自第三方的所有模具设计数据。Ortiz警告说:“考虑到它们彼此之间的距离有多近，你需要了解每个芯片的当前需求和热热点。”“这需要一些建模，你需要担心芯片在集中热特性下的整体功率。你需要一个更精确的模型来解释芯片中的功率分布，并允许你考虑热和PDN。所以你必须以一种ip中立的方式访问实际的设计数据。”

但这并不是热量问题的结束。“电学和热学有不同的时间常数。矢量集的模拟是纳秒级的，但对于热，我们必须考虑毫秒级或秒级，”赵补充道。“与此同时，温度有不同的剖面，这取决于活动，这意味着它必须通过动态分析来完成。”

一些行之有效的方法不再适用。”估计为了达到稳定的电压供应，它不再工作，”弗劳恩霍夫的海尼格说。“确保稳定电源供应的唯一方法是广泛使用模拟工具来观察电源电压的行为。可以使用工具进行寄生提取和仿真，但由于需要在工具之间传输数据，因此出现了主要问题。解决这个问题的一个解决方案是使用组装设计工具包(ADK)，就像Fraunhofer IIS/EAS的那样，在不同供应商的不同工具之间实现数据传输。”

提取问题
模拟依赖于精确的提取，但这也变得更加复杂。Ortiz解释说:“在一个简单的单芯片中，我们最关心的寄生是电阻和电容，这在芯片上非常重要。”“电感不是一个很大的因素。因此，有大量的提取和分析技术，使您能够分析芯片并专注于电阻和电容，并且可以处理涉及的大量节点。当你带来封装时，最相关的寄生是电感，一点点电容，但较少的是电阻。你正在分析这些寄生，以及不同的共振问题。当你引入一个中间人时，你就处在一个中间阶段。所有的寄生都在发挥作用，它们都有一定的相关性。所有的提取技术都需要发挥作用，以提取这些寄生菌，无论是芯片方面，还是中间体方面，都需要一些新技术来提取所有相关的寄生菌，以及封装和电路板方面。”

3D技术增加了更多的复杂性。”在矽通过(tsv)是一个独特的提取问题，”奥尔蒂斯说。“在导体和电介质的世界里，TSV被半导体包围，所以在提取方面，你需要关注的东西有点不同。”

这不再局限于单一的技术。赵说:“当你添加一个硅中间体或3D结构，并且你有模具或层在彼此之上，这些模具可能在不同的工艺节点上，工具需要能够支持这一点。”“抽取牌组、牌库、时机，当每个骰子相邻或重叠时，你如何考虑它们的边界条件——第一个问题是，你能分析一下吗?”

找到共鸣变得更加重要。奥尔蒂斯补充说:“现在在这个系统中有如此多的活动和如此多的共鸣，这可能会导致一些问题或问题。”“当你有2.5D时，你有更多的芯片，你有内存，你有大芯片本身。所以你必须处理更多的频率和更多可能的共振，因为你可以把每个芯片看作一个集总RC，在一个给定的感应网络上有更多的集总RC。这会产生更多潜在的共鸣。”

Chiplet并发症
Chiplets越来越多地被视为促进复杂2.5D和3D设计的潜在方法，但它们增加了一些复杂性和局限性。Ortiz说:“如果你不拥有整个设计，你就需要每个芯片的精确功率需求模型。”“芯片的被动特性是什么?”芯片的活动情况如何?目前的需求是什么?所有这些都不能再用简单的电子表格形式表达了。你需要在模拟中拥有这一点。你需要能够布局它，提取它，并理解每件事都在做什么。当有很多公司提供每个部件时，您将需要能够对系统建模。你将需要一个能够将所有东西拼接在一起并进行全面分析的环境，加上所有的变化，以获得PDN的可靠图像，并能够确定它是否可以处理整个系统。”

这需要一种不同的思维方式。赵说:“我想分析一下，如果我的芯片连接到别人生产的芯片上，它会有什么表现。”“它提供了一种负载效果。像共振或任何在它们之间产生干扰的东西可以在你的芯片中固定，但你可能无法触摸另一个。这在流程中产生了一些新的限制。”

在2.5D和3D世界中进行设计会导致许多问题的融合，所有这些问题都会影响电力输送网络。功率必须根据功率本身进行分析，此外，信号完整性和热完整性。小芯片要普及，就需要新的模型。

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