3D NAND闪存大战开始

在价格和竞争压力下，3D NAND供应商正准备迎接一场新的战斗，竞相推出下一代技术。

随着一家新公司进入3D NAND市场，竞争正在加剧——中国扬子存储技术有限公司(YMTC)。在中国政府数十亿美元的资金支持下，YMTC最近推出了其首款3D NAND技术。此举加剧了人们的担忧，即新进入者可能会影响日益恶化的市场。3D NAND业务正走向长期的供应过剩和价格侵蚀。

3D NAND是当今平面NAND闪存的继承者，用于智能手机和固态存储驱动器(ssd)等存储应用。与平面NAND (2D结构)不同，3D NAND类似于垂直的摩天大楼，其中水平层的存储单元堆叠在一起，然后使用微小的垂直通道连接。

图1:2D NAND架构。来源:西部数据公司。

图2:3D NAND架构。来源:西部数据公司

3D NAND通过在器件中堆叠的层数来量化。随着层数的增加，钻头密度也随之增加。如今，3D NAND供应商的产品都是64层的，尽管他们现在正在加速开发96层的下一代技术。分析师表示，在幕后，供应商们正在竞相开发并在2019年年中之前推出下一代128层产品。

在研发方面，厂商也在研究256层和512层的下一代技术。“这有点像一场竞赛，”TechInsights的分析师崔正东(Jeongdong Choe)说。“这是一场争夺最多藏书的竞赛。”

一些人偏离了路线图。在一种情况下，供应商最终将转向半节点以保持领先地位。然后，竞争对手背后的YMTC计划在2019年年中推出64层设备，但它将跳过96层，直接向128层迈进。“他们的任务是抓住三星和其他公司。也许在2020年或2021年，他们会做128个，”崔说。

现有的3D NAND供应商——英特尔、美光、三星、SK海力士和东芝——并没有停滞不前，它们将在规模竞赛中保持领先地位。但每个厂商都在采用不同的方法来扩展3D NAND。

无论如何，3D NAND缩放是困难的。由于一系列的技术和成本挑战，从96层及以上的层迁移更加艰巨。

对于96层及以上，3D NAND供应商可能需要在晶圆厂中同时采用新旧技术。事实上，在20世纪80年代首次出现的低温蚀刻又重新出现了。新的粘合和其他技术正在研发中。

图3:3D NAND闪存路线图。来源:Imec

flash下降
商业环境带来了另一个挑战。去年，NAND市场受到产品短缺、供应链问题和技术转型困难的困扰。

今天的情况不同了，因为3 d与非客观分析公司(Objective Analysis)的分析师吉姆·汉迪(Jim Handy)说，这个市场预计将“在今年年底崩溃”。“我们已经看到一些价格下跌。现货市场价格全年都在下跌。”

这种情况与许多下行周期不同，后者的特点是需求疲软和供应过剩。"我们正处于供过于求的边缘，" Handy说。“问题在于，人们在制造3D NAND方面的效率越来越高。它的供应驱动的。需求并不短缺。”

根据Gartner的数据，一般来说，NAND的平均销售价格(asp)预计将在2018年下降24%，在2019年下降23%。根据Gartner的数据，2018年NAND的总收入预计将达到587亿美元，高于2017年的537亿美元。

图4:第二季度NAND收入预测来源:Gartner

不过，从长期来看，一些预测略微乐观一些。“如果你从顶层来看，这是一个健康的市场，”YMTC首席执行官杨世民(Simon Yang)表示。“如果你看看中国对内存芯片的消费，这是一个相当大的数字。”

与此同时，半导体设备制造商也在密切关注市场。一些厂商的内存订单有所放缓，但整体市场有望增长。根据TEL的数据，晶圆厂设备市场预计将从2017年的510亿美元增长到2018年的560亿至580亿美元。“随着半导体应用的扩大，设备市场正在进入下一阶段，”东芝总裁兼首席执行官Toshiki Kawai表示电话在最近的一次演讲中。

除了不确定的商业环境，技术方面也存在挑战。多年来，业界一直在销售用于存储应用的平面NAND器件。NAND闪存由存储数据位的存储单元组成。最新的NAND设备存储多位数据(每个单元3或4位)。在NAND中，即使在系统电源关闭后，数据仍然存储。

一种基于浮栅晶体管结构的平面NAND单元。多年来，供应商已经将单元尺寸从120nm扩展到1xnm节点，实现了100倍的容量。然而，在15nm/14nm工艺下，平面NAND的发展势头正在减弱。

这就是行业转向3D NAND的原因。在平面NAND中，存储单元通过水平串连接。在3D NAND中，串被折叠起来并垂直竖立起来。实际上，单元格以垂直方式堆叠，作为缩放密度的一种手段。

垂直堆栈有几个级别或层。钻头密度增加，层数增加。例如，东芝的64层设备(每单元3位)是512Gb的设备，其单位芯片尺寸的容量比48层芯片大65%。

东芝最新推出的96层产品(每个单元4比特)容量为1.33太比特²与64层产品相比，模具尺寸缩小40%。“QLC将在许多不同的市场产生改变游戏规则的影响，”东芝内存业务部门高级副总裁斯科特·纳尔逊(Scott Nelson)说。

一般来说，供应商每年都在扩大3D NAND技术的规模。2018年，供应商正在从64层产品向96层产品迁移。然后，预计供应商将在2019年从96层增加到128层，其次是2020/2021年的256层，2022/2023年的512层。

其他人则遵循着不同的节奏。YMTC将从64层移动到128层，从而跳过96层。YMTC跳过96层有几个原因。首先，64层设备具有价格竞争力，在一段时间内仍将是最佳选择。然后，从密度的角度来看，YMTC表示其64层设备接近其竞争对手的96层产品。

“如果你看看我们目前的步伐，你会发现我们走得相当快，”杨说。“对于64岁以后的一代，我们仍然计划在12到18个月之间有一个时间差。我们计划下一代直接进入128。基于这个速度，我们将非常接近(其他国家)。”

不过，从128层跳到256层并不简单。有些将移动到半节点，然后再跃升到256层。例如，据TechInsights称，三星将从128层增加到180或190层左右。

缩放3D NAND
无论如何，为了扩大3D NAND的规模，供应商采用了两种方法中的一种:单平台或串堆叠。两种方法都是可行的，但它们是不同的，有各种各样的权衡。

“扩展这些设备的第一种方法是进入越来越多的层。今天正在发生。公司首席技术官Rick Gottscho说:“我们看到了一副最多256对的副牌林的研究,在最近的一次演讲中。“扩展这些设备的第二种方法是在一个甲板上堆叠另一个甲板。这就带来了一系列全新的挑战。”

三星正在采用单一平台的方式。分析人士说，在其最新的92层芯片中，三星将所有92层芯片都堆叠在同一个单片芯片上。

其他公司则采取了“串叠加”的方法。例如，在64层设备中，有些人开发了两个独立的32层部件。然后，他们将一个层堆叠在另一个层上，从而实现64层芯片。

然后，对于96层，一些人将两个独立的48层芯片组合在一起。在这两种情况下，两个芯片都被绝缘层隔开。

两种方法，单甲板和串堆叠，都是可行的。“96岁时，双叠叠可能会变得更加普遍。可能会有一些人在做单堆，”该公司工艺开发董事总经理马亨德拉•帕卡拉表示应用材料。

每种方法都有一些技术和成本问题。例如，在串堆叠中，供应商正在制造两个设备。实际上，供应商正在将制造单个设备的步骤增加一倍，这转化为成本和周期时间。

在单平台方法中，供应商一次制造一个设备。理论上，这可以减少成本和周期时间。但在晶圆厂，单层的方法是困难的。一些人认为，随着时间的推移，这种方法可能会失去动力。

这两种方法遵循相同的流程步骤。在晶圆厂，3D NAND不同于平面NAND。在2D NAND中，该工艺依赖于使用光刻技术缩小尺寸。

光刻仍然用于3D NAND，但它不是最关键的步骤。因此，对于3D NAND来说，挑战从光刻转变为沉积和蚀刻。

3D NAND流程从衬底开始。然后，供应商经历了流动交替堆叠沉积的第一个挑战。使用化学气相沉积(CVD)，该过程涉及在衬底上沉积和堆叠交替薄膜。

首先，在衬底上沉积一层材料，然后在上面再沉积一层。这个过程重复几次，直到给定的设备具有所需的层数。

每个供应商使用不同的材料。例如，三星在衬底上交替沉积氮化硅和二氧化硅层。“你可以沉积氧化氮或氧化聚，这取决于你制造的设备的种类，”Lam的Gottscho在演讲中说。

可以在基板上堆叠数百层。但随着层数的增加，挑战在于如何在高吞吐量下以精确的厚度和良好的均匀性堆叠层。最大的挑战是压力和缺陷控制。此外，堆栈在压力下倾向于弯曲。

图5:膜堆沉积挑战。资料来源:Lam Research。

这在单层甲板的方法中变得更加明显。为此，供应商将在基板上堆叠96层薄膜。“这是大量的沉积。如果你看看其他设备，比如传统的DRAM设备、逻辑设备或以前的2D NAND闪存，它们都没有96层沉积膜。”

解决办法是有的。例如，Lam已经发布了一种产品，可以进行背面沉积，以补偿正面压力。

另一种避免压力的方法是使用字符串堆叠。例如，您将层沉积在一个48层的设备上，然后在另一个设备上重复该过程，形成96层的产品。

一般来说，48层交替叠层沉积工艺是成熟的，产生的应力相对较小，但也存在挑战。“你需要把一副牌和另一副牌排列起来。如果它们都高度变形，就会有很大的对准误差。”Gottscho说。

高纵横比蚀刻
按照这个步骤，一个硬掩模被应用在薄膜堆栈和孔图案在顶部。然后，这里是流动的最困难的部分-高纵横比(HAR)蚀刻。

为此，蚀刻工具必须从器件堆栈的顶部钻出微小的圆孔或通道到底部基板。通道使单元能够在垂直堆栈中相互连接。一个设备可能在同一个芯片上有250万个微小的通道。每个通道必须是平行和均匀的。

该步骤使用当今的反应离子蚀刻(RIE)系统进行。简单来说，蚀刻机通过用离子轰击表面来制造微小的通道。“这种蚀刻非常困难，也非常耗时，”林的戈特斯科说。“蚀刻中有一条纵横比缩放的基本定律，即纵横比越高，即沉积层的甲板，孔越小，蚀刻速度就越慢。”

然后，随着蚀刻过程深入通道，离子的数量可能会减少。这减慢了蚀刻速率。更糟糕的是，可能会出现不需要的CD变异。

图6:通道蚀刻挑战。资料来源:Lam Research。

64层设备的宽高比为60:1，而32 /48层设备的宽高比为40:1。尽管如此，今天的蚀刻师仍然可以胜任这项工作，至少在一定程度上是这样。TechInsights的Choe表示:“32层、48层和64层器件使用传统的蚀刻工具进行HAR通道孔。

基于这个前提，可以想象供应商可以从96层迁移到128层，甚至使用串堆叠。理论上，使用传统的蚀刻工具，供应商可以处理两个64层的设备，从而实现128层。

单层甲板的方法是另一回事，因为宽高比超过70:1。“对于96层，我们可以一步蚀刻。但你可能有蚀刻损坏或轮廓不太好。如果我们使用一步蚀刻，那就相当困难了。”

对于单层96层及以上的器件，业界需要传统的蚀刻工具来进行HAR步骤。“然而，需要另一种等离子体工具和方法。低温蚀刻就是一个例子。”

传统的蚀刻包括在室温下交替蚀刻和钝化步骤的过程。而低温蚀刻则是在低温下进行的。他们使用含氟的高密度等离子体。

“低温蚀刻并不新鲜。人们已经将它用于其他应用，”应用公司的帕卡拉说。“原子在高温下运动。如果你在蚀刻时不想要原子，你可以降低温度。”

然而，低温蚀刻既困难又昂贵。“我们回到了未来。我们要做的是引入低温蚀刻。从20世纪80年代中期开始，它就出现在文献中，但它远远领先于那个时代，”林的戈特朔说。“这是一项困难的技术，但我们已经取得了很大的进步。低温蚀刻的优点是你在蚀刻前得到更多的反应物在这个高宽高比特征的底部。这提高了蚀刻速率。这是一项昂贵的技术，但收益大于这些额外的成本。”

更多的步骤
在这个过程中，每个供应商都遵循不同的流程。在一些流程中，通道内衬多晶硅并填充二氧化硅。

然后，除去堆叠中原有的氮化物层。先沉积栅极电介质，然后用钨作字线填充导电金属栅极。这是一个复杂过程的简化版本。

图7:3D NAND工艺流程客观的分析

一般来说，这整个过程是在晶圆厂的一个连续流程中进行的。供应商将首先采用衬底并在其上构建逻辑电路，然后是NAND结构。

然而，YMTC有另一种方法。该公司在一个晶圆上加工电路，在另一个晶圆上加工NAND结构。然后，使用数百万个金属垂直互连访问结构将两个晶圆粘合并电连接。YMTC的方法被称为Xtacking，它将制造周期缩短了20%，并允许更高的钻头密度。

YMTC投入生产还需要一段时间，因此在可预见的未来，现有的参与者将继续主导竞争格局。

不过，可以肯定的是，这对oem来说是一个好时机。3D NAND产品将以具有竞争力的价格大量出现。

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