2D半导体取得进展，但进展缓慢

研究人员正在研究未来节点上的各种新材料，但进展仍然缓慢。

近年来，二维半导体已成为高比例晶体管通道控制问题的主要潜在解决方案。当设备收缩时，通道厚度应按比例收缩。否则，栅极电容将不足以控制电流的流动。不幸的是，陷阱和其他界面缺陷会降低载流子的迁移率，在薄通道中更重要。硅通道厚度的实际极限出现大概是3nm。

二维过渡金属二卤属化合物(TMDs)，如MoS₂和WSe₂斯坦福大学的研究人员阿拉文德·库马尔在接受采访时解释说，它们之所以有趣，是因为它们没有平面外的悬浮键。顶部和底部表面的相互作用是有限的，对载流子的行为几乎没有影响。金属氧化物半导体₂特别是，它很容易合成，而且非常稳定。

尽管如此，TMD沉积通常需要非常高的温度，远高于通常使用的底栅结构的公差。例如，在Imec，研究员史媛圆和他的同事们使用了1000°C的MOCVD工艺来制备mo₂沉积。[1]由于这个原因，大多数TMD器件的研究要么使用从大块材料中剥离的薄片，要么使用在蓝宝石或二氧化硅上生长的独立层，然后转移。

虽然层转移方法允许器件研究与工艺开发并行进行，但低温硅兼容沉积工艺对TMD器件的商业化至关重要。在12月的IEEE电子设备会议上报告的工作中，英特尔高级员工研究工程师凯文·奥布莱恩和他的同事们使用预先图案的金属氧化物种子晶体来创建WS的成核位点₂增长。将金属源直接放置在晶圆上避免使用固体金属氧化物CVD源。受控形核限制了TMD晶体的位置，从而限制了与之相关的晶界

独立MoS的质量₂片材取决于沉积工艺和原始基材。例如，在ACS Nano中，苏塞克斯大学的研究员Manoj Tripathi和他的同事们报道,金属氧化物半导体₂CVD在二氧化硅衬底上生长时处于张力状态，因为它在冷却过程中比二氧化硅收缩得更厉害储存的张力可以防止皱纹的形成，这是脱落的MoS中常见的问题₂．

图1过渡金属二卤族化物单层晶体结构(a)侧视图，(b)俯视图。来源:3113伊恩在英语维基百科．

优化设备结构
随着薄膜的生长，进入的分子自然地呈现出最有利的能量结构。在金属氧化物半导体₂，直接沉积在蓝宝石上只比沉积在已有的钼上略微有利₂表面。因此，岛屿有多个mo₂在与基材接触的层完成之前，就可以形成层。这些岛屿的边缘确实有悬空键，尽管这使它们更容易反应。Shi的Imec小组通过使用沉积后Cl来开发边缘反应性₂蚀刻优先去除生长岛。岛岛去除改善了在蓝宝石上生长的MOCVD薄膜的表面粗糙度和厚度均匀性。

正如硅器件的未来可能取决于堆叠nanosheets在美国，TMD晶体管可能需要几个堆叠通道来携带足够的电流。北京大学熊雄教授和他的同事们制作了堆叠的MoS₂通道通过转移两个大的独立单层，然后蚀刻材料到所需的设备尺寸。同样的工艺也可以用于制造堆叠互补fet，例如使用MoS₂用于NMOS和WSe₂用于单个堆栈中的PMOS。[4]

如上所述，目前最好的MoS₂器件依赖于后栅设计，其中栅金属和栅氧化物沉积在硅衬底上，然后是MoS₂图层放在最上面。这种方法提供了更好的设备性能，但最终顶部门设备更具可扩展性。与栅极全能硅晶体管一样，具有匹配的顶部和底部电容的双栅极将比单一栅极提供更好的通道控制。Imec设备集成工程师吴翔宇及其同事使用了GdAlO_x以改善双栅MoS的电容匹配₂设备。中间层可以减少短通道效应，改善阈值电压控制

创建独立MoS的进程₂电影现在已经成熟到足以产生统计上有用的设备数量。研究人员现在正在报告数千个设备的统计数据，这是可扩展过程的先决条件。不幸的是，这数千种器件仍然落后于硅的性能基准。与tmd的联系尤其具有挑战性。

接触
接触电阻似乎有两个来源。缺陷诱导的间隙态来自于MoS过程中产生的表面缺陷₂沉积:金属接触形成时的沉积TSMC在沉积过程中使用氧气钝化硫空位，这是缺陷的一个来源。[6]库马尔认为，热激发接触金属的物理轰击也有助于接触电阻。斯坦福大学的研究使用了锡和铟，它们是低熔点的材料，可以在最小的损伤下沉积。当被金覆盖时，这些金属形成在450°C以上稳定的合金，使其与现有的BEOL工艺兼容

金属诱导的间隙态，接触电阻的另一个贡献者，导致费米能级钉住。当费米能级固定时，界面处的能垒高度与接触金属的功函数无关，不能用于调节阈值电压。半金属是有趣的潜在接触，因为他们没有带隙和低密度的状态在费米水平。因此，它们往往不会产生MIGS。在半金属中，铋和锡的熔点较低，分别为271.5°C和231.9°C。锑的熔点为630.6°C，工艺相容性更好。在TSMC提交的工作中，Ang-Sheng Chou提出，在铋中加入40%或更多的锑可以共同优化接触势垒高度、合金导电性和熔点。例如，50%锑和50%铋的合金的熔点为540°C，势垒高度仅为0.10 eV.[8]

虽然英特尔集团最好的联络人也使用锑，但他们警告MoS₂NMOS器件远远落后于硅基准，在目标次阈值波动值时，电流比硅低3倍。对于WSe₂PMOS设备的情况更糟。他们的最佳器件采用钌触点，在141 mV/decade的次阈值摆动下，电流达到50 μA/μm。

大多数二维半导体fet的演示都使用顶部触点，因为它们更容易制造。但是，边缘接触更小，这可以减少整体设备占用空间，或者允许较少的通道长度缩放。此外，如上所述，2D材料的边缘确实有悬空键。与顶部接触中存在的弱范德华键相反，边缘接触可以潜在地形成共价键。TSMC的Terry Hung在2020年IEDM上展示的工作表明，边缘接触消除了费米能级固定。[9]界面表面(二维材料边缘的“间线”)形成偶极子，其效应随距离迅速衰减。

结论
总的来说，2D半导体器件的前景充其量是喜忧参半。虽然最近的研究表明在材料生长和接触制造方面都取得了重大进展，但能够与领先的硅相竞争的器件还没有被证明。如果他们真的出现了，他们很可能涉及目前晶圆厂所不熟悉的材料和工艺。

参考文献
[1]史媛媛等，“基于原位表面光滑的均匀单层MoS2尺度晶体管的卓越静电控制”，2021年IEEE国际电子器件会议，2021年，第37.1.1-37.1.4页
[2] K. P. O 'Brien等人，“通过接触推进2D单层CMOS，
通道与接口工程，”2021 IEDM, 2021，第7.1.1-7.1.4页
[3] Manoj Tripathi等，“结构缺陷调制二维材料的电子和纳米力学性能”，ACS纳米2021年15 (2)，2520-2531
DOI: 10.1021 / acsnano.0c06701
熊雄等，“垂直堆叠CVD单层通道的演示:MoS₂Nanosheets GAA-FET
离子>700 μA/μm和MoS₂2 / WSe₂中国农业大学学报(自然科学版)，2018，第1期
[5]吴翔宇，等，“双栅合成MoS₂在1V Vd/100nm Lg下，通道电容为4.56μF/cm2, Gm为320μS/μm, Id为420 μA/ μm的mosfet，”IEDM 2017,2021, pp. 7.4.1-7.4.4。
[6] Y. Lin等，“高性能n型2D半导体晶体管的接触工程”，IEDM 2021, 2021, pp. 37.2.1-37.2.4
[7]Aravindh Kumar等人，“sub200 Ω·µm合金接触合成单层MoS2”，IEDM 2021, 2021, pp. 7.3.1-7.3.4
[8]周ang - sheng，等，“增强热稳定性的高性能2D电子产品的锑半金属接触”，IEDM 2021, 2021, pp. 7.2.1-7.2.4
[9] T.Y.T. Hung等人，“无固定边缘接触单层MoS₂FET，“2020年IEEE国际电子器件会议(IEDM)， 2020, pp. 3.3.1-3.3.4, doi: 10.1109/IEDM13553.2020.9372028。